TW201528136A - 準確預測記憶體存取之以區域爲基礎的技術 - Google Patents

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Abstract

在一實施例中，本發明包括含有分頁追蹤器緩衝區(PTB)的處理器，該PTB包括多個輸入項目，用以儲存到快取分頁的位址以及用以儲存追蹤對快取分頁的每一快取線之存取的簽章，以及包括PTB處理器，該PTB處理器將輸入項目載入到PTB並更新該簽章。本文亦說明並主張其他的實施例。

Description

準確預測記憶體存取之以區域為基礎的技術
本發明關於準確預測記憶體存取之以區域為基礎的技術。
為改善例如個人電腦(PC)、伺服器等運算系統的性能與效率，預取(prefetching)處理器稍後可能會需要的資料及指令被視為有利的。然而，習用的預取尚未能夠準確預測哪個快取線應該或不應該被預取。
100‧‧‧系統
102‧‧‧處理器
104‧‧‧記憶體
106‧‧‧核心
108‧‧‧一階快取
110‧‧‧TLB(轉譯後備緩衝區)
112‧‧‧分頁追蹤器緩衝區
114‧‧‧二階快取
116‧‧‧PTB處理器
118‧‧‧分頁追蹤器記憶體表
120‧‧‧分頁
122‧‧‧線
204‧‧‧存取簽章
206‧‧‧再用簽章
208‧‧‧索引
500‧‧‧多處理器系統
514‧‧‧I/O裝置
516‧‧‧第一匯流排
518‧‧‧匯流排橋接器
520‧‧‧第二匯流排
522‧‧‧鍵盤/滑鼠
524‧‧‧音頻I/O
526‧‧‧通訊裝置
528‧‧‧資料儲存單元
530‧‧‧碼
532‧‧‧記憶體
534‧‧‧記憶體
538‧‧‧高效能圖形引擎
550‧‧‧互連
552‧‧‧P-P互連
554‧‧‧P-P互連
570‧‧‧處理器
572‧‧‧MCH(記憶體控制器集線器)
574a‧‧‧處理器核心
574b‧‧‧處理器核心
576‧‧‧P-P介面
578‧‧‧P-P介面
580‧‧‧處理器
582‧‧‧MCH(記憶體控制器集線器)
584a‧‧‧處理器核心
584b‧‧‧處理器核心
586‧‧‧P-P介面
588‧‧‧P-P介面
590‧‧‧晶片組
592‧‧‧介面
594‧‧‧P-P介面
596‧‧‧介面
598‧‧‧P-P介面
圖1係根據本發明一實施例的範例處理器及記憶體的方塊圖。
圖2係根據本發明一實施例的範例分頁追蹤器緩衝器的方塊圖。
圖3係根據本發明一實施例之使用存取簽章的範例方法的流程圖。
圖4係根據本發明一實施例之使用再用簽章的範例方 法的流程圖。
圖5係根據本發明一實施例的範例系統的方塊圖。
【發明內容及實施方式】
在不同實施例中，提出可預測預取的方法及設備。在以下描述中，為說明之目的，提出為數眾多的特定細節以便提供對本發明的透徹瞭解。然而，熟習此技藝之人士應可明瞭本發明的實施例可無需此等特定細節而加以實施。在其他例中，結構及裝置以方塊圖形式顯示以避免模糊本發明。
本說明書通篇提及的「一個實施例」或「一實例」意指所述有關該實施例的一特定特徵、結構或特性被包括在本發明的至少一個實施例中。因此，在本說明書通篇不同地方的用詞「在一個實施例中」或「在一實施例中」並未必是全部參照同一實施例。再者，該特定特徵、結構或特性可以任何適合的方式結合於一或多個實施例中。
現參照圖1，所示為根據本發明一實施例的範例處理器及記憶體的方塊圖。如圖1所示，系統100可包括處理器102及記憶體104。處理器102可包括核心106、一階快取(level one cache)108、轉譯後備緩衝區(TLB：translation lookaside buffer)110、分頁追蹤器緩衝區(PTB)112、二階快取(level two cache)114及PTB處理器116。雖然所示為包括一階快取108及二階快取114，處理器102可包括任何數量的快取階數。而且，雖 然處理器102顯示為包括可儲存從虛擬位址到實體位址的位址變換(address translation)的TLB 110，本發明可實施於沒有TLB的處理器。
PTB 112可包含輸入項目，如參照圖2更詳細顯示者，圖2指示特定記憶體區域的哪些部分(例如，特定快取的哪幾條快取線或其他記憶體區域)先前已被核心106存取多次，有可能指示可能是最值得留在快取中的該等快取線。
PTB處理器116可嘗試準確地預測核心106會需要的指令及資料，如下文更詳述者。在一實施例中，PTB處理器116預取PTB 112所指示於先前例示期間被存取之被加到TLB 110的快取分頁的那些快取線(例如在一TLB未命中(miss)之後)。PTB處理器116可從分頁追蹤器記憶體表118讀取PTB 112輸入項目，以及將PTB 112輸入項目寫回到分頁追蹤器記憶表118。PTB處理器116亦可例如當附加快取線被核心106存取時，更新PTB 112中的輸入項目。PTB處理器116亦可實施於諸如預取模組的其他硬體、或軟體或硬體與軟體的組合。PTB處理器116亦可獨立適用於資料及指令預取，且可與其他預取器共存。
記憶體104可代表任何類型的記憶體，諸如靜態或動態隨機存取記憶體(RAM)。在一實施例中，記憶體104代表雙倍資料率同步動態RAM(DDR-SDRAM)，然而本發明並不侷限於任何類型的記憶體。記憶體104可被邏輯地劃分成數個分頁，諸如分頁120，用以快取及定址。每 一分頁120可含有固定數量的線122。在一實施例中，分頁120含有64線122。在另一實施例中，分頁120代表記憶體區域，其大小可透過韌體或軟體組態。
現參照圖2，所示為根據本發明一實施例的範例分頁追蹤器緩衝區的方塊圖。如圖2所示者，分頁追蹤器緩衝區112可包括任何數量的輸入項目，透過索引208可存取，其各可包括位址202、存取簽章204以及再用簽章206。在一實施例中，PTB 112可包括與TLB 110相同數量的輸入項目。在其他實施例中，PTB 112可包括比TLB 110更多或更少數量的輸入項目。在一實施例中，PTB 112可包括64個輸入項目。在另一實施例中，PTB 112可包括1024個輸入項目。
雖然顯示為包括28位元，位址202可含有更多或更少位元供辨識分頁120(或另一記憶體區域)。雖然所示為包括64位元，存取簽章204及再用簽章206可含有更多或更少位元供辨識分頁120的線122。在一實施例中，存取簽章204的設定位元指示在TLB 110中分頁120的先前定址中被核心106所存取的分頁120的線122。在一實施例中，再用簽章206的設定位元指示在TLB 110中分頁120的先前定址中被核心106存取多次的分頁120的線122。
現參照圖3，其顯示根據本發明一實施例之使用存取簽章的範例方法的流程圖。如圖3所示，該方法始於PTB處理器116在將任何收回的(evicted)輸入項目寫回分頁 追蹤器記憶體表118之後，將與快取分頁120相關聯的存取簽章204載入(302)到PTB 112。在一實施例中，PTB處理器116在一TLB 110未命中之後載入存取簽章204且寫回任何正被替換的存取簽章。接下來，PTB處理器116可預取(304)線122，進入到例如由存取簽章204所指示為先前已被核心106所存取的二階快取114。最後，PTB處理器116可更新(306)存取簽章204。在一實施例中，當任何附加線被請求或提取時，PTB處理器116增加位元到被擷取的存取簽章204。在另一實施例中，PTB處理器116可使用用以預取之被擷取的存取簽章204且可再生用於寫回到要被用在後續分頁存取的記憶體之存取簽章。
現參照圖4，所示為根據本發明一實施例之使用再用簽章的範例方法的流程圖。如圖4所示，該方法始於PTB處理器116在將任何收回的輸入項目寫回分頁追蹤器記憶體表118之後，將與快取分頁120相關聯的再用簽章206載入(402)到PTB 112。在一實施例中，PTB處理器116在一TLB 110未命中之後載入再用簽章206。接下來，PTB處理器116可針對被再用簽章206所指示為先前已被核心106存取多次的在二階快取114中的那些快取線來優先化(404)替換策略(replacement policy)。在一實施例中，PTB處理器116可設定為最近最常使用的那些快取線，而一位元設定於再用簽章206中。在另一實施例中，PTB處理器116可設定為最近最少使用的那些快取線，而 沒有位元設定於再用簽章206中。最後，當任何附加線被請求多次時，PTB處理器116可更新(406)再用簽章206。
實施例可實施於許多不同的系統類型。現參照圖5，所示為根據本發明一實施例的系統的方塊圖。如圖5所示，多處理器系統500係一點對點互連系統，且包括經由點對點互連550耦合的第一處理器570及第二處理器580。如圖5所示，處理器570與580每一個可以是多核心處理器，包括第一及第二處理器核心(即，處理器核心574a與574b以及處理器核心584a與584b)。根據本發明的實施例，每一處理器可包括PTB硬體、軟體及韌體。
仍參照圖5，第一處理器570進一步包括記憶體控制器集線器(MCH)572及點對點(P-P)介面576與578。同理，第二處理器580包括MCH 582及P-P介面586與588。如圖5所示，MCH 572與582耦合諸處理器到個別的記憶體，亦即記憶體532及記憶體534，其可以是局部附加在個別處理器之主記憶體(例如，動態隨機存取記憶體(DRAM))的部分，其每一者可包括根據本發明一實施例的分頁追蹤器記憶體表。第一處理器570與第二處理器580可分別經由P-P互連552與554耦合到晶片組590。如圖5所示，晶片組590包括P-P介面594與598。
此外，晶片組590包括將晶片組590與高效能圖形引 擎538耦合的介面592。依次，晶片組590可經由介面596耦合到第一匯流排516。如圖5所示，不同的I/O裝置514可與將第一匯流排516耦合到第二匯流排520的匯流排橋接器518一起耦合到第一匯流排516。在一實施例中，不同的裝置可耦合到第二匯流排520，包括例如，鍵盤/滑鼠522、通訊裝置526及諸如可包括碼530的磁碟驅動器或其他大量儲存裝置的資料儲存單元528。再者，音頻I/O 524可耦合到第二匯流排520。
實施例可以碼來實施且可儲存於儲存媒體，儲存媒體已儲存有指令，其可用來編程系統以實施諸指令。儲存媒體可包括，但並不侷限於包括軟性磁片、光碟片、唯讀光碟(CD-ROM)、可抹寫光碟(CD-RW)、磁光碟的任何類型的碟片、諸如唯讀記憶體(ROM)、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)的隨機存取記憶體(RAM)、可抹除可程式唯讀記憶體(EPROM)、快閃記憶體、電可抹除可程式唯讀記憶體(EEPROM)的半導體裝置、磁或光卡、或任何其他類型之適合用於儲存電子指令的媒體。
雖然本發明已針對有限數量的實施例如以描述，但熟習此技藝之人士會瞭解到可以有許多修改及種種變化。附加的申請專利範圍包含所有落在本發明確實精神與範疇內的此等修改及變化。
100‧‧‧系統
102‧‧‧處理器
104‧‧‧記憶體
106‧‧‧核心
108‧‧‧一階快取
110‧‧‧TLB
112‧‧‧分頁追蹤器緩衝區
114‧‧‧二階快取
116‧‧‧PTB處理器
118‧‧‧分頁追蹤器記憶體表
120‧‧‧分頁
122‧‧‧線

Claims (20)

  1. 一種處理器，包含：核心，用以執行分頁追蹤器緩衝區(PTB)處理器，該PTB處理器用以將一或多個輸入項目載入到分頁追蹤器緩衝區(PTB)，每一輸入用以包括快取記憶體的對應快取分頁的個別再用簽章，每一再用簽章用以指示該核心是否已重複存取該對應快取分頁的一或多個快取線；分頁追蹤器緩衝區(PTB)，其中，當第一快取分頁的第一再用簽章包括該核心對第一快取分頁的第一線重複存取的第一辨識符時，該第一辨識符用以辨識要留在該快取記憶體中的該第一線。
  2. 如申請專利範圍第1項之處理器，其中，該PTB處理器被執行時，用以從一記憶體中的一分頁追蹤器記憶體表將該等輸入項目載入該PTB。
  3. 如申請專利範圍第1項之處理器，其中，該PTB處理器被執行時，進一步用以將從該PTB收回的輸入項目儲存到一記憶體中的一分頁追蹤器記憶體表。
  4. 如申請專利範圍第1項之處理器，進一步包含轉譯後備緩衝區(TLB)，其中，該PTB處理器被執行時，進一步用以在該TLB返回一第一TLB未命中之後將該第一再用簽章載入到該PTB。
  5. 如申請專利範圍第1項之處理器，其中，該PTB處理器用以更新該第一再用簽章，以回應對該第一快取分頁的該第一線的重複存取。
  6. 如申請專利範圍第1項之處理器，其中，該PTB的每一輸入項目用以包括對應存取簽章，其用以辨識該對應快取分頁的哪些線先前已被該核心存取。
  7. 一種處理器，包含：核心，用以執行從隨機存取記憶體(RAM)的記憶體分頁將第一線載入到快取記憶體；以及分頁追蹤器緩衝區(PTB)，用以儲存再用簽章，該再用簽章指示由該核心對該記憶體分頁的一或多個線的其中一者的重複存取，其中，回應該再用簽章中對該記憶體分頁的該第一線的重複存取的指示，該第一線用以被辨識為值得留在該快取記憶體中。
  8. 如申請專利範圍第7項之處理器，其中，該PTB用以包括一或多個存取輸入項目，每一存取輸入項目要與該RAM的一對應記憶體分頁相關聯，每一存取輸入項目用以包括一個別存取簽章，其用以辨識該對應記憶體分頁的哪些線先前在該RAM中被該核心存取，且各存取輸入項目用以包括該對應再用簽章。
  9. 如申請專利範圍第8項之處理器，進一步包含分頁追蹤器緩衝區(PTB)處理器，其被該核心引動時，用以以被更新的第一存取輸入項目替換該PTB中的第一存取輸入項目，以回應將第一記憶體分頁的一對應線載入到該快取記憶體。
  10. 如申請專利範圍第9項之處理器，其中，該PTB處理器被引動時，用以進一步從該RAM的分頁追蹤器記 憶體表將該第一存取輸入項目載入到該PTB。
  11. 如申請專利範圍第9項之處理器，其中，該PTB處理器被引動時，用以進一步優先化替換策略中該對應再用簽章輸入項目所指示為先前被存取多次的每一線。
  12. 如申請專利範圍第9項之處理器，其中，該處理器進一步包含轉譯後備緩衝區(TLB)，且其中，該PTB處理器用以在一TLB未命中之後即載入該第一PTB存取輸入項目到該PTB。
  13. 如申請專利範圍第8項之處理器，其中，該PTB處理器用以實施於硬體。
  14. 如申請專利範圍第7項之處理器，其中，每一存取輸入項目用以進一步包括存取簽章，其用以指示該記憶體分頁的哪些線在對該記憶體分頁存取的一前例中被該處理器存取。
  15. 如申請專利範圍第14項之處理器，其中，該PTB處理器用以進一步至少部分根據與該線相關聯的該存取簽章，將該記憶體分頁的一線預取進入該快取記憶體。
  16. 一種方法，包含：以處理器讀取與一快取記憶體的第一快取分頁相關聯的第一再用簽章，該第一再用簽章用以指示該處理器是否先前已重複存取該第一快取分頁的一或多個線；以及回應該第一再用簽章中對該第一快取分頁的第一線的重複存取的指示，將該第一線辨識為值得留在該快取記憶體中。
  17. 如申請專利範圍第16項之方法，進一步包含從儲存於一記憶體中的簽章表擷取該第一再用簽章。
  18. 如申請專利範圍第16項之方法，進一步包含更新該第一再用簽章，以回應該處理器對該決取分頁的一線的重複存取。
  19. 如申請專利範圍第16項之方法，進一步包含將該第一再用簽章儲存到儲存於一記憶體中的簽章表，以回應從該快取記憶體收回該第一線。
  20. 如申請專利範圍第16項之方法，進一步包含回應該第一再用簽章中對該第一線的重複存取的指示，優先化替換策略內的該第一線。
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