TW201432892A - 使用移動閘傳感器之用於慣性感測器模組的封裝系統和製程 - Google Patents

使用移動閘傳感器之用於慣性感測器模組的封裝系統和製程 Download PDF

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Abstract

一種感測器裝置，其中含有第一CMOS晶片及第二CMOS晶片，而一第一移動閘傳感器係經構成於該第一CMOS晶片內以實施一第一3軸慣性感測器，並且一第二移動閘傳感器係經構成於該第二CMOS晶片內以實施一第二3軸慣性感測器。一用以評估該第一3軸慣性感測器和該第二3軸慣性感測器之輸出的ASIC係經佈設於該第一CMOS晶片與該第二CMOS晶片之間。

Description

使用移動閘傳感器之用於慣性感測器模組的封裝系統和製程
本申請案依據美國法律35 U.S.C.§ 119主張對2012年12月5日申審之美國臨時申請案第61/733,544號的優先權，茲將該案揭示依其整體而按參考方式併入本案。
本揭示概略關於感測器，並且尤其是有關於封裝像是慣性、壓力、uFon等等之感測器的系統與方法。
慣性感測器是一種經組態設定以測量各種移動類型，即如加速、傾斜、撞擊、震動、旋轉及多重自由度(DoF)動作，的感測器。慣性感測常運用於眾多領域和應用項目上，並且既經併入在許多裝置之內，這些包含智慧型手機、平板電腦、遊戲系統、汽車及動力工具。慣性感測器通常是藉由多個感測器裝置所實施，而這些感測器裝置各者係經組態設定以沿多條軸線來測量一移動相關參數，即如3軸加速計、3軸陀螺儀及/或3軸磁場感測器。這些裝置的輸出可為合併以量化不同類型的移動。
然慣性感測器技術所面臨的難題是要尋得一種封裝慣性感測器的方法，該方法可供依照封裝尺寸俾實施多DoF(即如6DoF或9DoF)系統，而此等尺寸可供併入在具有小型機殼/包封或是具備有限空間之機殼 的手持式或可攜式裝置內，即如智慧型手機、平板電腦、診斷工具、掃描工具和可攜式接線/無接線動力工具。例如，慣性感測器通常是按如運用電容式偵測技術的MEMS感測器所實施。然而，通常是無法將電容式MEMS感測器有效率地整合在互補金屬氧化物半導體(CMOS)製程內，而且具有相當龐大的跡域，即如2.5x2.5mm2。像是晶片堆疊和混合式整合的封裝方法常用於封裝電容式MEMS感測器，然如此導致約3x3mm2或更大的封裝尺寸。
為併入大眾市場的手持式或可攜式裝置內，通常會要求小於2.5x2.5mm2，即如1x1mm2…2x2mm2，的跡域尺寸，而高度是不到1mm(目標是低於0.5mm)。不過，藉由傳統技術實在難以滿足這兩項要求。例如，6DoF慣性感測器系統的目前最小封裝尺寸(即如3軸加速計和3軸陀螺儀)為4x4mm2的跡域尺寸而高度為0.9mm。6DoF系統的2x2mm2跡域並不適用於目前的技術手段。堆疊單一晶片在理論上雖可提供2.5x2.5mm2的微小跡域，但這僅能藉由增加感測器跡域的高度為超過1mm所達成。
本揭示是針對用以封裝6DoF和9DoF慣性感測器而可提供小於2x2mm2跡域之封裝尺寸與低於0.6mm高度的封裝及方法。本方法牽涉到一種CMOS整合式移動閘傳感器的實施，而且併同於藉由各種實施感測器的完整CMOS整合所提供的系統分割方式。移動閘是運用在該些慣性感測器，同時最好是利用Hall效應感測器於磁性感測器(然確亦能應用不同的傳感原理以實施此磁力計)。本揭方法可供生產小型尺寸、具有效益成本性以及高敏感度的MEMS感測器。該些方法亦可提供高度整合的感測器模組，6個自由度與9個自由度的感測器，並且將感測器整合在CMOS技術中。 這些可利用該些方法所生產的感測器和感測器模組可運用在大致任何裝置內，包含自智慧型手機至車輛與家用設備。
在一具體實施例裡，提供一種感測器裝置，該裝置含有第一互補金屬氧化物半導體(CMOS)晶片，此者具有一第一架置側，並且在該第一架置側上含有第一接附結構和第一晶片對晶片電性接點。該感測器裝置亦含有第二CMOS晶片，此者具有一第二架置側，該架置側係經排置為面朝該第一架置側，並且在該第二面朝側上含有第二接附結構和第二晶片對晶片電性接點。該些第二接附結構係經接附於該些第一接附結構，同時該些第二晶片對晶片接點係經電性連接於該些第一晶片對晶片接點以構成一封裝。一第一移動閘傳感器係經構成於該第一CMOS晶片內以實施第一3軸慣性感測器。一第二移動閘傳感器係經構成於該第二CMOS晶片內以實施第二3軸慣性感測器。一感測器應用特定性積體電路(ASIC)係經可運作地耦接以接收並評估該第一3軸慣性感測器和該第二3軸慣性感測器的輸出。該感測器ASIC含有一經構成於該第一CMOS晶片內的第一ASIC局部，以及一經構成於該第二CMOS晶片內的第二ASIC局部。該些第一及第二ASIC局部是經由該些第一和第二晶片對晶片接點所耦接。
在另一具體實施例裡，提供一種製作慣性感測器模組的方法。該方法包含製作第一CMOS晶片，此晶片具有第一接附結構和第一晶片對晶片接點，並且含有第一移動閘傳感器以供實施第一3軸慣性感測器。製作第二CMOS晶片，此晶片具有第二接附結構和第二晶片對晶片電性接點，並且含有第二移動閘傳感器以供實施第二3軸慣性感測器。在該第一CMOS晶片中構成第一ASIC局部並且在該第二CMOS晶片中構成第二ASIC 局部，藉以實施用於評估該第一3軸慣性感測器和該第二3軸慣性感測器中至少一者之輸出的裝置ASIC。
該感測器ASIC含有用以評估該第一3軸慣性感測器之輸出的第一慣性感測器ASIC，以及用以評估該第二3軸慣性感測器之輸出的第二慣性感測器ASIC。該感測器ASIC亦可含有用以相對彼此評估該第一3軸慣性感測器與該第二3軸慣性感測器之輸出的合併感測器ASIC。該第一3軸慣性感測器及該第二3軸慣性感測器各者可含有3軸MEMS加速計和3軸MEMS陀螺儀的其一者。在一具體實施例裡，於該第一CMOS晶片或該第二CMOS晶片中構成第三3軸慣性感測器，並且提供第三慣性感測器ASIC以評估該第三3軸慣性感測器的輸出。該第三3軸慣性感測器可含有磁場感測器，並且可為利用3軸Hall效應感測器所實施。該感測器的組態可供將CMOS晶片接附合一，藉以構成具有2mm乘2mm或更小之跡域尺寸和0.8mm或更低之高度的封裝。
在另一具體實施例裡，提供一種製作慣性感測器模組的方法。該方法包含製作第一CMOS晶片，此晶片具有第一接附結構和第一晶片對晶片接點，並且含有第一移動閘傳感器以供實施第一3軸慣性感測器。製作第二CMOS晶片，此晶片具有第二接附結構和第二晶片對晶片電性接點，並且含有第二移動閘傳感器以供實施第二3軸慣性感測器。在該第一CMOS晶片中構成第一ASIC局部並且在該第二CMOS晶片中構成第二ASIC局部，藉以實施用於評估該第一3軸慣性感測器和該第二3軸慣性感測器中至少一者之輸出的裝置ASIC。
根據本揭示，兩個CMOS晶片A、B係經接附合一而且面朝 彼此。當該些感測器完全地整合在CMOS內時，會將該些感測器及ASIC功能性佈設在這兩個CMOS晶片上。這可藉由移動閘傳感器的高敏感度所提供而具備成本效益性，因為能夠提供極為微小的感測器尺寸。可提供一種利用移動閘傳感器所實施的3軸加速計而具有0.1mm2或是更小的跡域。可提供一種利用移動閘傳感器所實施的3軸陀螺儀而具有0.3mm2或是更小的跡域(3軸，各者為0.1mm2)。這通常為小於相對應電容式感測器構件的尺寸約廿倍(亦即x10到x20)。
慣性感測器通常含有應用特定積體電路(ASIC)，藉以處理該些感測器裝置的輸出來產生移動測量結果。該ASIC的尺寸通常是等於傳統電容式傳感器感測器之MEMS構件的尺寸，或者甚至更大，並且對於移動閘傳感器感測器會維持為第一階近似相同。而為將該ASIC併入於本揭示的慣性感測器內，可劃分該ASIC並且佈設在該感測器的兩者晶片之間。對於9DoF來說，ASIC尺寸約為7mm2，從而導致不小於3x3mm2的跡域尺寸。藉由劃分該ASIC移除此一障礙，故而能夠提供未曾達到的2x2mm2或更小跡域。由於整體ASIC尺寸維持相同，因此並無額外成本。而實可甚至降低成本，理由是並不需要感測器裹封的標準帽蓋晶圓。
該些感測器裝置結構可為實施在單一晶片上，或亦可佈設於兩者晶片之間。例如，在一9DoF系統中(3軸加速計、3軸陀螺儀及3軸磁場感測器)，可在晶片A內實施3軸加速計和3軸磁場感測器(即如3D Hall)，並且可在晶片B內實施3軸陀螺儀。而藉由將該些感測器結構佈設於該些晶片之間，即可進一步縮小整體的系統面積。亦可令所有感測器皆在即如晶片A之內，包含用於感測器之信號調控的類比前端。然後該晶片B則多 數為數位性質。如此亦可對於晶片A及晶片B運用兩種不同ASIC節點(即如0.35um用於具有感測器結構與類比元件的晶片A，而0.18um用於具有多數為數位元件與直通矽穿孔的晶片B)。
即如另一範例，可在相同的CMOS晶片上實施3軸加速計與3軸陀螺儀，並且基於功能性將該ASIC劃分於該些第一與第二CMOS晶片之間。例如，該ASIC中用於信號評估的類比前端可為實施在與3軸加速計和3軸陀螺儀相同的CMOS晶片上，而該ASIC的數位後端則是實施在該第二CMOS晶片上。藉由將該些MEMS裝置併入在相同的晶片上，如此可強化該些MEMS結構。例如，該3軸加速計和該3軸陀螺儀各者可具有一與該移動閘傳感器相關聯的腔洞。該腔洞係經嵌封並且提供有部份地依據該感測器之所欲效能而選定的壓力。藉由將3軸加速計和3軸陀螺儀兩者併入在相同的CMOS晶片上，此二者裝置可運用相同的腔洞，如此可節省晶片上的空間同時可縮小尺寸，然該些感測器須經組態設定為運用相同的壓力。當然，亦可對於該些加速計和陀螺儀使用具有分別壓力的個別腔洞。
藉由對於該些加速計和陀螺儀感測器結構運用移動閘傳感器，對於磁場感測器運用Hall效應感測器，同時又藉由將該ASIC並可能包含該些感測器構件佈設於多個晶片之間，如此即可將系統尺寸與成本降至最低。此二者CMOS晶片可用來作為該些所納入MEMS構件的密封帽蓋。故而無須因非功能性因素而浪費面積，同時亦可獲致完美的尺寸匹配。如此對於跡域可提供2x2mm2或更小的系統尺寸，以及0.6mm和更低的高度。故可提供現有技術並不實用的突破性封裝尺寸。
前述方法亦可延伸至純3軸加速計或3軸陀螺儀。利用所提 議方式可將跡域減少一半。由於總ASIC面積為固定，因此成本可獲得降低，理由是不需要分別的帽蓋晶圓。此外，藉由將ASIC劃分成兩個晶粒，如此可進一步減低整體ASIC成本。對於6/9DoF構件和裸晶封裝而言，CMOS(陀螺儀操作)中的高電壓選項(HV)與直通矽穿孔(TSV)為必要。兩者皆獲致顯著更高的每面積ASIC成本。此二者選項對於原始CMOS製程會輕易地提高總共25%的成本。若是在單一晶粒中實施此ASIC，則成本將因此上升25%。然若是將該ASIC佈設於兩個晶粒上並以最佳化方式劃分，則只有一半的ASIC面積(1個晶粒)需要HV和TSV選項。因此總ASIC成本僅提高約12%。
由於需將系統ASIC佈設在兩者CMOS晶片上，因此IC測試可能會出現困難。一種可供實施以測試CMOS晶片的方式是該些CMOS晶片各者個別地測試。這會需要依照能夠對個別積體電路區塊進行測試的方式來完成該些晶片的分割。
而另一種測試該些CMOS晶片的選項是在相同的CMOS晶圓內逐側地製作該CMOS晶片。此整體設定可獲得一種交替性、跳棋盤樣式(即如A、B、A、B、...)。在檢測過程中，可利用探針以將兩個晶片A、B彼此連接。藉此方法，即可在處理過程中對整體系統進行檢測。接著，將兩個等同晶圓彼此接附，並且依照晶圓設計令兩個晶片A、B面朝彼此。
在一些情況下，在處理過程中完全不進行測試而僅檢測所完成系統可能會為有利。在這些情況下，亦可解決檢測上的挑戰。在單一晶圓上實施兩個晶片亦為有利，因為僅需完成單個CMOS設計和遮罩組，如此具有高度的成本效率性。
A‧‧‧晶片
B‧‧‧晶片
K‧‧‧通路範圍
1‧‧‧基板
2‧‧‧CMOS層堆疊
3a、3b、3c、3d‧‧‧ASIC區塊
4‧‧‧感測器構件(3軸加速計)
5‧‧‧感測器構件(3軸陀螺儀)
6a、6b‧‧‧接附結構
6c‧‧‧密封接附框架
7a、7b‧‧‧晶片對晶片電性接點
8‧‧‧直通矽穿孔/終端結構
10‧‧‧矽質基板
11‧‧‧第一多晶矽層
12‧‧‧場效電晶體
13‧‧‧熱氧化物層
14‧‧‧絕緣層
16‧‧‧熱氧化物層
17‧‧‧第二多晶矽層
18‧‧‧中介金屬通道
19‧‧‧金屬層
20‧‧‧接取孔洞
21‧‧‧腔洞
圖1顯示CMOS晶片A，此者係經組態設定以根據本揭示接附於一CMOS晶片B(圖2)藉此構成一9DoF感測器。
圖2顯示CMOS晶片B，此者係經組態設定以接附於圖1的CMOS晶片A來構成一9DoF感測器。
圖3描繪晶片A(圖1)與晶片B(圖2)的所接附堆疊。
圖4顯示兩者晶片A、B在單個CMOS晶圓之內的實施結果。
圖5-7略圖描繪為製作一用於慣性感測器之移動閘電極的製程。
為促進瞭解本揭示原理之目的，現將參照於圖式中所描繪並且在後文書面說明中所敘述的具體實施例。然應瞭解確無意藉此限制本揭示的範疇。應進一步瞭解本揭示涵蓋對該些所述具體實施例的任何替換與修改，同時包含本揭示原理的進一步應用項目，即如熟諳本揭示技藝之人士所能尋常構思者。
圖1-4略圖描繪兩個經組態設定以實施9DoF感測器之CMOS晶片A、B的組態。在一感測器中可組態設定兩個以上的CMOS晶片。例如，該組態可為單個晶片A和經架置在該晶片A之上或之下的雙晶片B；雙晶片A和經架置在該些晶片A二者其一之上或之下的單個晶片B；兩對晶片A及B，該些係經逐側地架置或接附，而另一者之上或之下則為堆疊或串聯；其等的更多組合方式。或是一類似於圖3所示的組態，然在該TSV區域間含有一堆疊於該晶片A之上的額外晶片C。圖1描繪在接附於晶片B之前的晶片A，而圖2描繪在接附於晶片A之前的晶片B。圖3描繪該些 晶片A和B的所接附堆疊。現參照圖1，晶片A含有一像是矽質晶圓或矽上絕緣(SOI)的基板1，此基板具有一CMOS層堆疊(即如氧化物/金屬堆疊)2。該感測器的ASIC 3會被劃分成區塊3a、3b、3c、3d並且佈設於晶片A與晶片B之間，在此區塊3a及3b是被配置到晶片A，而區塊3c及3d則配置到晶片B。一(3軸)加速計4是在晶片A中藉由移動閘傳感器所實施。在此雖說明單個3軸移動元件，然確可在晶片A中實施一個以上的移動元件。該晶片A亦可設置有多個接附結構6a，像是密封接附框架，以及多個晶片對晶片電性接點7a。亦可運用其他並未在此定義的接附結構6a以將晶片A和B接附合一。
即如圖2所描繪，晶片B含有一基板1，且此基板具有一CMOS層堆疊(即如氧化物/金屬堆疊)2。該晶片B亦含有多個ASIC區塊3c、3d，以及一由移動閘傳感器所實施的(3軸)陀螺儀5。在此雖敘述單個3軸移動元件，然確可在該晶片A中實施一個以上的移動元件。該晶片B含有接附結構6b，像是密封接附框架，以及晶片對晶片電性接點7b，而此等係經組態設定以與該晶片A的接附結構6a和晶片對晶片電性接點7a協同運作以將該些晶片A與晶片B接附合一。圖1-3中該些感測器元件在該些晶片A與晶片B之間的劃分方式為如何將該些元件佈設於該些晶片之間的其一範例。此劃分當然確能依照其他方式達成。例如，可將所有的MEMS構件併入在單個晶片內，像是晶片A。
圖5-7描繪一為製作用於慣性感測器之移動閘傳感器的示範性製程。現參照圖5，一矽質基板10含有場效電晶體12，而該電晶體者具有一通路範圍K。一熱氧化物層13(即如閘極氧化物或是矽質的區域性氧化 (LOCOS))覆蓋該基板10的至少一部份表面。在該熱氧化物層13上構成出一CMOS製程堆疊，此堆疊含有第一多晶矽層11、熱氧化物層16、第二多晶矽層17、金屬層19以及絕緣層14。該第一多晶矽層11係經組態設定以作為可去除層。該第二多晶矽層17係經組態設定以予塑形而構成一移動閘電極。該些中介金屬通道18係經設置以將該多晶矽層17電性連接至該金屬層19。
現參照圖6，執行一蝕刻製程，例如各向異性氧化物蝕刻，以構成接取孔洞20，此孔洞延伸穿過該絕緣層14和該熱氧化物層16以接取至該第一多晶矽層11。該接取孔洞20係自該場效電晶體12橫向移位以供自該第二多晶矽層17製作出該移動閘。
該可去除多晶矽層11是藉由透過該接取孔洞20以引入像是SF6、CIF3或XeF2的蝕刻劑所蝕刻。該閘極氧化物13和該熱氧化物層16則不會受到此可去除層蝕刻製程的傷害。因此該場效電晶體12完全不會受到影響和損傷。例如，可運用電漿蝕刻製程以避免該些電極17、19充電。即如圖7所示，移除該可去除層11可獲以在該閘極電極17的下方處構成一腔洞21，如此可釋放該電極17以形成一移動閘而不致干擾到該電極17的電晶體性質。對於將CMOS整合於矽質可去除層之移動閘製程的進一步詳細說明，請參照2012年8月15日所申審的PCT/EP2012/065942(頒予與本揭示相同的申請人)，茲將該案之完整揭示依其整體而以參考方式併入本案。
現參照圖1-3，圖中描繪(3軸)磁場感測器，然最好是利用3D Hall感測器所實施。或另者，可運用AMR、GMR或是Flipcore類型的感測器。劃分可供在晶片A或B內實施該磁場感測器，即如倘若使用 CMOS-Hall感測器，則可在區域3b內。用以評估九個感測器軸線與移動處理的整體ASIC是被完全地佈設在區域3a、3b、3c、3d中。
圖3顯示晶片A及晶片B的所接附堆疊。此接附處理可為利用即如共晶體、熱壓縮或是SLID(固體-液體-介際擴散)接附所達成。密封接附框架6a及6b係經接附合一，故而構成密封接附框架6c。晶片A及B的晶片對晶片接點7a與7b係經接附合一以構成晶片對晶片連接7c。亦可直接地繞於該些慣性感測器構件4、5以實施該密封接附框架。
接附處理最好是在作用IC區域上完成，藉以令跡域縮至最小。兩者慣性感測器共享可具有相同的壓力範圍，即如運用共同的感測器腔洞或是具有相同壓力的不同腔洞。對加速計和陀螺儀兩者也可利用不同的壓力範圍。藉由對於加速計和陀螺儀利用分別的接附分翼，可在當實施接入器時達到兩個不同的操作壓力。此接入器最好是設置在該陀螺儀接附框架內面朝該陀螺儀構件的ASIC晶粒上，如此可供顯著地降低操作壓力。
即如圖3所示，可在晶圓接附處理之後，或是在晶圓接附處理之前由ASIC販售商/在ASIC處理過程中，實施像是直通矽穿孔(TSV)的終端結構8。為進行I/O連接埠存取會需要TSV。所完成的構件接著可為例如利用焊球以裸晶地架置或予嵌入在一LGA模具封裝內(未予圖示)。在接附之後，可對個別晶圓進行背側研磨以縮減系統高度。在圖3的裝置中，晶片A是作為感測器構件5的帽蓋，而晶片B則是作為感測器構件4的帽蓋。
圖4顯示兩者晶片A、B在單個CMOS晶圓中的實施結果。然後將這兩個等同晶圓彼此互相接附。運用正確的對稱性，將各個A晶片 接附於相對應的B晶片。亦可在晶片對晶圓的層級處進行接附作業。即如另一替代方式，亦可利用兩個不同CMOS晶圓，其一僅含有晶片A而另一者僅含有晶片B，來進行實施。
在此雖併同6DoF及9DoF構件以說明所提議方法，然對於單純加速計及單純陀螺儀而言亦可為有利以減少構件尺寸與成本。在此是藉由用於慣性感測器的移動閘傳感器以描述整體概念，因為，相較於常用的電容式傳感原理，可藉此將感測器尺寸縮小10倍~20倍。
若可將MEMS裝置的尺寸減少即如約10倍，則在這些情況下同樣也可應用所提議將ASIC劃分成兩個晶粒內的方式。例如，可能具有一包含第一ASIC晶粒、矽質層及第二ASIC晶粒的系統。則可在該矽質層(即如厚度約為10-100微米)內實施該些電容式MEMS構件，並且藉由該些ASIC晶粒以完成該感測器結構的裹封和機械錨定處理。
雖既已於隨附圖式與前文中詳細陳述並說明本揭示，然應僅將該些視為示範性而非限制性。應瞭解前文說明僅呈現較佳具體實施例，而所有歸屬於本揭示精神的變化、修飾和進一步應用皆確為在法規保護範圍之內。
A‧‧‧晶片
B‧‧‧晶片
1‧‧‧基板
2‧‧‧CMOS層堆疊
6c‧‧‧密封接附框架
8‧‧‧直通矽穿孔/終端結構

Claims (25)

  1. 一種感測器裝置，其中包含：第一互補金屬氧化物半導體(CMOS)晶片，此者具有一第一架置側，並且在該第一架置側上含有第一接附結構和第一晶片對晶片電性接點；第二CMOS晶片，此者具有一第二架置側，該架置側係經排置為面朝該第一架置側，並且在該第二面朝側上含有第二接附結構和第二晶片對晶片電性接點，該些第二接附結構係經接附於該些第一接附結構，同時該些第二晶片對晶片電性接點係經電性連接於該些第一晶片對晶片電性接點；第一移動閘傳感器，此者係經構成於該第一CMOS晶片內，且該第一移動閘傳感器實施一第一3軸慣性感測器；第二移動閘傳感器，此者係經構成於該第二CMOS晶片內，且該第二移動閘傳感器實施一第二3軸慣性感測器；感測器應用特定性積體電路(ASIC)，此者係經可運作地耦接以接收並評估該第一3軸慣性感測器和該第二3軸慣性感測器的輸出，該感測器ASIC含有一經構成於該第一CMOS晶片內的第一ASIC局部和一經構成於該第二CMOS晶片內的第二ASIC局部，而該些第一及第二ASIC局部是經由該些第一和第二晶片對晶片接點所耦接。
  2. 如申請專利範圍第1項所述之裝置，其中該感測器ASIC含有用以評估該第一3軸慣性感測器之輸出的第一慣性感測器ASIC、用以評估該第二3軸慣性感測器之輸出的第二慣性感測器ASIC以及用以相對彼此評估該第一3軸慣性感測器與該第二3軸慣性感測器之輸出的合併感測器ASIC。
  3. 如申請專利範圍第2項所述之裝置，其中該第一3軸慣性感測器及 該第二3軸慣性感測器各者含有3軸MEMS加速計和3軸MEMS陀螺儀的其一者。
  4. 如申請專利範圍第3項所述之裝置，進一步包含：第三3軸慣性感測器，此者係經構成於該第一CMOS晶片或該第二CMOS晶片內，以及其中該感測器ASIC含有用以評估該第三3軸慣性感測器之輸出的第三慣性感測器ASIC。
  5. 如申請專利範圍第4項所述之裝置，其中該第三3軸慣性感測器含有磁場感測器。
  6. 如申請專利範圍第5項所述之裝置，其中該磁場感測器是利用3軸Hall效應感測器所實施。
  7. 如申請專利範圍第6項所述之裝置，其中該第一CMOS晶片和該第二CMOS晶片係經接附合一以構成具有2mm乘2mm或更小之跡域尺寸的封裝。
  8. 如申請專利範圍第7項所述之裝置，其中該封裝具有0.8mm或更小的高度。
  9. 一種製作慣性感測器模組的方法，該方法包含：製作第一CMOS晶片，此晶片具有第一接附結構和第一晶片對晶片接點以及至少一ASIC區塊；製作第二CMOS晶片，此晶片具有第二接附結構和第二晶片對晶片接點以及至少一ASIC區塊；在該第一CMOS晶片與該第二CMOS晶片的其一者中構成第一移動閘 傳感器，該第一移動閘傳感器係經組態設定以實施一第一3軸慣性感測器；在該第一CMOS晶片與該第二CMOS晶片的其一者中構成第二移動閘傳感器，該第二移動閘傳感器係經組態設定以實施一第二3軸慣性感測器；以及其中一用以評估由該些第一和第二3軸慣性感測器所產生之信號的ASIC係經佈設於該第一CMOS晶片的至少一ASIC區塊與該第二CMOS晶片的至少一ASIC區塊之間。
  10. 如申請專利範圍第9項所述之方法，進一步包含：在該第一CMOS晶片的至少一ASIC區塊與該第二CMOS晶片的至少一ASIC區塊之至少一者內構成第一慣性感測器ASIC，該第一慣性感測器ASIC係用以評估該第一3軸慣性感測器的輸出；在該第一CMOS晶片的至少一ASIC區塊與該第二CMOS晶片的至少一ASIC區塊之至少一者內構成第二慣性感測器ASIC，該第二慣性感測器ASIC係用以評估該第二3軸慣性感測器的輸出；以及在該第一CMOS晶片的至少一ASIC區塊與該第二CMOS晶片的至少一ASIC區塊之至少一者內構成整體感測器ASIC用以相對彼此評估該第一3軸慣性感測器和該第二3軸慣性感測器的輸出。
  11. 如申請專利範圍第9項所述之方法，其中該第一3軸慣性感測器及該第二3軸慣性感測器各者含有3軸MEMS加速計和3軸MEMS陀螺儀的其一者。
  12. 如申請專利範圍第9項所述之方法，進一步包含：在該第一CMOS晶片和該第二CMOS晶片的其一者內構成第三3軸慣 性感測器；以及在該第一ASIC局部和該第二ASIC局部的其一者內構成第三慣性感測器ASIC以評估該第三3軸慣性感測器的輸出。
  13. 如申請專利範圍第12項所述之方法，其中該第三3軸慣性感測器含有磁場感測器。
  14. 如申請專利範圍第13項所述之方法，其中該磁場感測器是利用3軸Hall效應感測器來實施。
  15. 如申請專利範圍第14項所述之方法，進一步包含：將該第一CMOS晶片及該第二CMOS晶片接附合一以構成一封裝。
  16. 如申請專利範圍第15項所述之方法，其中該第一CMOS晶片和該第二CMOS晶片的接附結構係接附合一以構成接附框架。
  17. 申請專利範圍第16項所述之方法，其中該第一CMOS晶片和該第二CMOS晶片經由該些第一和第二CMOS晶片的晶片對晶片接點。
  18. 如申請專利範圍第17項所述之方法，其中該封裝具有2mm乘2mm或更小的跡域尺寸。
  19. 如申請專利範圍第17項所述之方法，其中該封裝具有0.8mm或更小的高度。
  20. 如申請專利範圍第17項所述之方法，進一步包含：構成多條直通矽通道，此等通道延伸穿過該第一CMOS晶片和該第二CMOS晶片之至少一者的背側，並且含有多個終端，藉以將該第一3軸慣性感測器、該第二3軸慣性感測器、該第三3軸慣性感測器以及該第一ASIC、該第二ASIC、該第三ASIC和該感測器ASIC電性連接於外部電路。
  21. 如申請專利範圍第9項所述之方法，其中該第一移動閘傳感器和該第二移動閘傳感器的至少一者可經組態設定以利用電容傳感原理分別地實施該第一3軸慣性感測器與該第二3軸慣性感測器。
  22. 如申請專利範圍第14項所述之方法，進一步包含：在該第一CMOS晶片內構成第三ASIC區塊並且在該第二CMOS晶片內構成第四ASIC區塊；以及將該些第一、第二和第三慣性感測器ASIC以及該整體感測器ASIC佈設於該些第一和第二CMOS晶片的第一、第二、第三與第四ASIC區塊之間。
    22.如申請專利範圍第14項所述之方法，其中該第一移動閘傳感器係經構成於該第一CMOS晶片內，並且該第二移動閘傳感器係經構成於該第二CMOS晶片內。
  23. 如申請專利範圍第14項所述之方法，其中用於信號評估之ASIC的第一移動閘傳感器、第二移動閘傳感器和一類比局部(前端)係經構成於該第一CMOS晶片內，並且其中用於信號評估之ASIC的數位局部(後端)係經構成於該第二CMOS晶片內。
  24. 如申請專利範圍第23項所述之方法，進一步包含：對於該第一移動閘傳感器在該第一CMOS晶片內構成第一腔洞，並且對於該第二移動閘傳感器在該第一CMOS晶片內構成第二腔洞，該第一腔洞具有第一壓力而且該第二腔洞具有第二壓力。
  25. 如申請專利範圍第23項所述之方法，進一步包含：對於該第一移動閘傳感器與該第二移動閘傳感器兩者在該第一CMOS 晶片構成單一腔洞。
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