TW201423747A - 使用同時多電壓感測之類比記憶體胞中的讀取臨限値估計 - Google Patents

使用同時多電壓感測之類比記憶體胞中的讀取臨限値估計 Download PDF

Info

Publication number
TW201423747A
TW201423747A TW102130098A TW102130098A TW201423747A TW 201423747 A TW201423747 A TW 201423747A TW 102130098 A TW102130098 A TW 102130098A TW 102130098 A TW102130098 A TW 102130098A TW 201423747 A TW201423747 A TW 201423747A
Authority
TW
Taiwan
Prior art keywords
memory cells
read
read thresholds
memory
subsets
Prior art date
Application number
TW102130098A
Other languages
English (en)
Other versions
TWI562147B (en
Inventor
Barak Baum
Eyal Gurgi
Original Assignee
Apple Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Inc filed Critical Apple Inc
Publication of TW201423747A publication Critical patent/TW201423747A/zh
Application granted granted Critical
Publication of TWI562147B publication Critical patent/TWI562147B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

一種方法包括將類比記憶體胞之一群組劃分成多個子集。該群組中之該等記憶體胞係藉由在將讀取臨限值之各別不同集合施加至該等記憶體胞之該等子集的同時執行一單一感測操作而同時地感測，以便產生各別讀出結果。藉由處理使用該等讀取臨限值之該等不同集合而自該等各別子集獲得的該多個讀出結果來估計該等讀取臨限值之一最佳集合。

Description

使用同時多電壓感測之類比記憶體胞中的讀取臨限值估計
本發明大體而言係關於記憶體器件，且特定言之，係關於用於估計用於讀取類比記憶體胞之臨限值的方法及系統。
若干類型之記憶體器件(諸如，快閃記憶體)使用類比記憶體胞之陣列以用於儲存資料。每一類比記憶體胞保持給定物理量(諸如，電荷或電壓)之某一位準，其表示儲存於記憶體胞中之資料。此物理量之位準亦被稱作類比儲存值或類比值。在快閃記憶體中，例如，每一類比記憶體胞保持某一電荷量。通常將可能的類比值之範圍劃分成多個區域，每一區域對應於表示一或多個資料位元值之程式化狀態或程式化位準。藉由寫入對應於一或多個所要位元之標稱類比值而將資料寫入至類比記憶體胞。
通常被稱作單位階記憶體胞(SLC)器件之一些記憶體器件在每一記憶體胞中儲存單一資訊位元，亦即，每一記憶體胞可經程式化以假定兩個可能的記憶體狀態。常被稱作多位階記憶體胞(MLC)器件之較高密度器件每記憶體胞儲存兩個或兩個以上位元，亦即，可經程式化以假定兩個以上可能的記憶體狀態。
快閃記憶體器件係(例如)藉由Bez等人描述於「Introduction to Flash Memory」中(IEEE學報第91卷第4期第489頁至502頁，2003年4 月)，該文件以引用之方式併入本文中。多位階快閃記憶體胞及器件係(例如)藉由Eitan等人描述於「Multilevel Flash Cells and their Trade-Offs」中(在紐約召開之1996年的IEEE國際電子器件會議(IEDM)的學報第169至172頁)，該文件以引用之方式併入本文中。論文比較了若干種多位階快閃記憶體胞，諸如共同接地、「DINOR」(雙反或)、「AND」(及)、「NOR」(反或)及「NAND」(反及)記憶體胞。
Eitan等人在「Can NROM,a 2-bit,Trapping Storage NVM Cell,Give a Real Challenge to Floating Gate Cells？」(1999年9月21至24日在日本東京召開之1999年固態器件及材料(SSDM)國際會議的學報第522至524頁)中描述了稱作氮化物唯讀記憶體(NROM)之另一類型的類比記憶體胞，該文件以引用的方式併入本文中。NROM記憶體胞亦藉由Maayan等人描述於「A 512 Mb NROM Flash Data Storage Memory with 8 MB/s Data Rate」(2002年2月3至7日在加利福尼亞州舊金山市召開之2002年IEEE國際固態電路會議(ISSCC 2002)的學報第100至101頁)中，該文件以引用的方式併入本文中。其他例示性類型之類比記憶體胞為浮閘(FG)記憶體胞、鐵電RAM(FRAM)記憶體胞、磁性RAM(MRAM)記憶體胞、電荷捕獲快閃記憶體(CTF)及相變RAM(PRAM，亦稱為相變記憶體-PCM)記憶體胞。FRAM、MRAM及PRAM記憶體胞係(例如)藉由Kim及Koh描述於「Future Memory Technology including Emerging New Memories」(2004年5月16至19日在塞爾維亞-蒙特內哥羅的尼什召開之第24屆微電子學國際會議的學報第1卷第377至384頁)中，該文件以引用的方式併入本文中。
通常藉由比較類比記憶體胞值與一或多個讀取臨限值來讀取類比記憶體胞(諸如，快閃記憶體胞)。此項技術中已知用於設定及調整讀取臨限值之各種技術。舉例而言，美國專利第5,657,332號(其揭示內容以引用之方式併入本文中)描述用於自固態記憶體系統中之硬錯 誤恢復的方法。記憶體系統包括記憶體胞之陣列，每一記憶體胞能夠使其臨限電壓經程式化或抹除至預期位準。針對複數個記憶體胞群組中之每一者而提供錯誤檢查方案以用於識別其中之讀取錯誤。在對含有讀取錯誤之個別記憶體胞群組進行每一讀取操作之前調整讀取參考位準，每次使讀取參考位準自用於正常讀取之參考位準位移過預定步長，直至錯誤檢查構件不再指示讀取錯誤為止。與讀取錯誤相關聯之每一記憶體胞的漂移臨限電壓經重寫至其預期位準。
美國專利申請公開案2007/0091677(其揭示內容以引用之方式併入本文中)描述用於自一或多個快閃記憶體胞讀取資料及用於自讀取錯誤中恢復的技術。在一些實施例中，在藉由錯誤偵測及校正模組進行之錯誤校正失敗的情況下，至少一次地使用一或多個經修改參考電壓來重新讀取快閃記憶體胞，直至可進行成功錯誤校正為止。
美國專利6,963,505(其揭示內容以引用之方式併入本文中)描述用於判定參考電壓之方法。在一些實施例中，建立操作參考記憶體胞之集合以用於操作非揮發性記憶體(NVM)區塊或陣列中之記憶體胞。可使用測試參考記憶體胞之兩個或兩個以上集合中之每一者來讀取NVM區塊或陣列之記憶體胞的至少一子集，其中測試參考記憶體胞之每一集合可產生或以其他方式提供至少略微地偏移測試參考記憶體胞之每一其他集合的參考電壓。對於用以讀取NVM區塊之至少一子集的測試參考記憶體胞之每一集合，可計算或以其他方式判定讀取錯誤率。與相對低之讀取錯誤率相關聯的測試參考記憶體胞之集合可經選擇為待用於操作NVM區塊或陣列中之在記憶體胞之該子集外的其他記憶體胞的操作參考記憶體胞之集合。
美國專利申請公開案2010/0091535(其揭示內容以引用之方式併入本文中)描述用於調整類比記憶體胞之讀取臨限值的各種技術。在所揭示技術中之一者中，在將資料儲存於記憶體胞中之前用錯誤校正 碼(ECC)來編碼該資料。當自記憶體胞中擷取資料時，解碼ECC以便校正讀取錯誤。對於由ECC校正之給定讀取錯誤，判定錯誤之方向，亦即，在應用ECC校正之前與讀取儲存值錯誤地相關聯的程式化位準。關於經校正錯誤之方向的資訊用於調整讀取臨限值。
美國專利申請公開案2012/0063227(其揭示內容以引用之方式併入本文中)描述用於(例如)在記憶體器件內部之讀取電路中調整讀取臨限電壓值的系統及方法。可針對用以讀取記憶體胞之每一讀取臨限電壓值來估計相關聯之讀取結果之品質。僅經估計以具有充分品質之讀取結果可經允許傳遞至儲存器。舉例而言，若相關聯之讀取結果經估計以具有不充分之品質，則讀取臨限電壓值可經調整以用於後續讀取操作。讀取臨限電壓值可經反覆地調整，例如，直至讀取結果經估計以具有充分品質為止。
本文中所描述的本發明之實施例提供一種包括將類比記憶體胞之群組劃分成多個子集的方法。藉由在將讀取臨限值之各別不同集合施加至記憶體胞之子集的同時執行單一感測操作而同時地感測群組中之記憶體胞，以便產生各別讀出結果。藉由處理使用讀取臨限值之不同集合而自各別子集獲得的多個讀出結果來估計讀取臨限值之最佳集合。
在一些實施例中，群組中之記憶體胞與單一字線相關聯。在一實施例中，估計讀取臨限值之最佳集合包括基於對應讀出結果而評定讀取臨限值之不同集合的各別品質等級，及自該等品質等級導出讀取臨限值之最佳集合。
在所揭示之實施例中，記憶體胞之多個子集儲存各別的單獨錯誤校正碼(ECC)碼字，且評定品質等級包括評定與各別ECC碼字有關之各別度量。在一實例實施例中，度量包括解碼各別ECC碼字之各別 成功程度。
在另一實施例中，評定品質等級包括評定記憶體胞之類比值相對於讀取臨限值的各別統計分佈。在又一實施例中，導出讀取臨限值之最佳集合包括藉由組合讀出結果而評定品質等級，及處理經組合之讀出結果以產生最佳集合。
在一些實施例中，施加讀取臨限值之不同集合包括將記憶體胞之每一子集中的位元線充電至不同的各別充電電壓。另外或替代地，施加讀取臨限值之不同集合可包括將不同的各別閘極電壓施加至子集中之每一者中的記憶體胞。進一步另外或替代地，施加讀取臨限值之不同集合可包括依據群組內之記憶體胞之各別位置而使施加至記憶體胞之電壓變化。在又一實施例中，施加讀取臨限值之不同集合包括在不同放電時間之後感測記憶體胞之每一子集中的位元線。
在另一實例實施例中，記憶體胞連接至各別位元線且沿著字線而配置，施加讀取臨限值之不同集合包括在對位元線進行充電之單一循環期間將多個不同讀取電壓施加至字線，且感測記憶體胞包括使用對應於子集之讀取電壓中的一或多者來感測記憶體胞之每一子集。
在一些實施例中，該方法進一步包括使用讀取臨限值之最佳集合來讀取群組中之記憶體胞。在一實施例中，估計讀取臨限值之最佳集合包括選擇讀取臨限值之不同集合中之一者來充當最佳集合。在一替代實施例中，讀取臨限值之最佳集合不同於讀取臨限值之不同集合中的任一者。
在一實施例中，該方法包括：在單一感測操作期間，在額外感測時間感測該等子集中之至少一者中的記憶體胞，以便產生對應於讀取臨限值之額外集合之額外讀出結果，且估計最佳集合包括處理多個讀出結果及額外讀出結果。
根據本發明之一實施例，另外提供包括記憶體及儲存電路之裝 置。該記憶體包括複數個類比記憶體胞。該儲存電路經組態以進行以下操作：將記憶體胞之群組劃分成多個子集；藉由在將讀取臨限值之各別不同集合施加至記憶體胞之子集的同時執行單一感測操作而同時地感測群組中之記憶體胞，以便產生各別讀出結果；及藉由處理使用讀取臨限值之不同集合而自各別子集獲得的多個讀出結果來估計讀取臨限值之最佳集合。
根據本發明之一實施例，亦提供包括介面及儲存電路之裝置。該介面經組態以與包括複數個類比記憶體胞之記憶體通信。該儲存電路經組態以進行以下操作：將記憶體胞之群組劃分成多個子集；藉由在將讀取臨限值之各別不同集合施加至記憶體胞之子集的同時執行單一感測操作而同時地感測群組中之記憶體胞，以便產生各別讀出結果；及藉由處理使用讀取臨限值之不同集合而自各別子集獲得的多個讀出結果來估計讀取臨限值之最佳集合。
20‧‧‧記憶體系統
24‧‧‧記憶體器件
28‧‧‧記憶體胞陣列
32‧‧‧類比記憶體胞
34‧‧‧記憶體區塊
36‧‧‧讀取/寫入(R/W)單元/R/W電路
40‧‧‧記憶體控制器
44‧‧‧介面
48‧‧‧處理器
52‧‧‧主機
56‧‧‧字線
60‧‧‧位元線
64A‧‧‧子集
64B‧‧‧子集
64C‧‧‧子集
64D‧‧‧子集
68‧‧‧臨限電壓(VTH)分佈
72‧‧‧臨限電壓(VTH)分佈
76‧‧‧臨限電壓(VTH)分佈
80‧‧‧臨限電壓(VTH)分佈
將自結合圖式一起進行的本發明之實施例之以下詳細描述來更全面地理解本發明，其中：圖1為根據本發明之實施例的示意性地說明記憶體系統之方塊圖；圖2為根據本發明之實施例的示意性地說明讀取/寫入(R/W)單元之方塊圖；圖3為根據本發明之實施例的示意性地說明用於使用讀取臨限值之多個集合同時讀出類比記憶體胞的程序之圖；圖4為根據本發明之實施例的示意性地說明在類比記憶體胞中之臨限電壓分佈及相關聯之讀取臨限值之圖；及圖5為根據本發明之實施例的示意性地說明用於讀取臨限值估計之方法的流程圖。
概述
本文中所描述的本發明之實施例提供用於計算用於讀取類比記憶體胞之讀取臨限值的改良之方法及系統。在一些實施例中，記憶體系統包含複數個類比記憶體胞及相關聯之儲存電路。儲存電路(例如，記憶體控制器及/或耦接至記憶體胞之內部電路)藉由在將讀取臨限值之不同候選集合施加至類比記憶體胞之群組中之記憶體胞的各別不同子集的同時在單一感測操作中同時地讀取該群組。
在一實例實施例中，記憶體胞之群組包含沿著快閃記憶體之給定字線的記憶體胞。沿著字線之記憶體胞經劃分成兩個或兩個以上子集，且儲存電路執行將候選讀取臨限值之不同集合施加至每一子集的單一感測操作。
接著基於使用候選臨限值之不同集合獲得的多個所得讀出結果來估計讀取臨限值之最佳集合。最佳集合可包含候選集合中之一者，或基於候選集合而計算的不同集合。讀取臨限值之最佳集合可用於讀取記憶體胞之同一群組，或不同群組(諸如，同一記憶體區塊中之另一字線)。
儲存電路可使用用於使用讀取臨限值之不同候選集合來同時地感測記憶體胞之不同子集的各種技術。舉例而言，儲存電路可將每一子集中之記憶體胞的位元線充電至不同電壓，或將不同閘極電壓施加至每一子集中之記憶體胞。
在一些實施例中，儲存電路基於讀取臨限值之每一候選集合的讀出結果來評定彼集合之各別品質等級，且自各種候選集合之品質等級導出讀取臨限值之最佳集合。在一實例實施例中，記憶體胞之每一子集可保持單獨的錯誤校正碼(ECC)碼字，且儲存電路可評定解碼每一ECC碼字之成功程度。品質等級可包含與ECC有關之各種度量，未 必與解碼成功之程度成比例。此度量之一實例為所滿足之同位檢查方程式之數目。
因為所揭示技術同時地評估讀取臨限值之多個候選集合，所以該等技術能夠以小的延時及適度的計算複雜性來估計讀取臨限值之最佳集合。在一些實施例中，臨限值評估程序可藉由在不同感測時間感測子集中之一或多者而進一步加速，因此在同一感測操作中針對記憶體胞之同一子集有效地評估讀取臨限值之多個集合。
系統描述
圖1為根據本發明之實施例的示意性地說明記憶體系統20之方塊圖。系統20可用於各種主機系統及器件中，諸如用於計算器件、蜂巢式電話或其他通信終端機、抽取式記憶體模組(有時稱作「USB隨身碟」)、固態磁碟(SSD)、數位攝影機、音樂及其他媒體播放器及/或進行有資料儲存及擷取之任何其他系統或器件中。
系統20包含將資料儲存於記憶體胞陣列28中之記憶體器件24。記憶體陣列包含多個記憶體區塊34。每一記憶體區塊34包含多個類比記憶體胞32。在本專利申請案之上下文中及在申請專利範圍中，術語「類比記憶體胞」用以描述保持物理參數(諸如，電壓或電荷)之連續類比值的任何記憶體胞。陣列28可包含任何種類之類比記憶體胞，諸如NAND、NOR及電荷捕獲快閃記憶體(CTF)快閃記憶體胞、相變RAM(PRAM，亦稱作相變記憶體-PCM)、氮化物唯讀記憶體(NROM)、鐵電RAM(FRAM)、磁性RAM(MRAM)及/或動態RAM(DRAM)記憶體胞。儘管本文中所描述之實施例主要論及二維(2D)記憶體胞連接性方案，但所揭示技術亦可應用於三維(3D)連接性方案。
儲存於記憶體胞中之電荷位準及/或寫入至記憶體胞中及自記憶體胞讀出之類比電壓或電流在本文中被統稱為類比值、類比儲存值或 儲存值。該等儲存值可包含(例如)臨限電壓或任何其他合適種類之儲存值。系統20藉由程式化類比記憶體胞以假定各別程式化狀態來將資料儲存於該等記憶體胞中，該等程式化狀態亦被稱作程式化位準。該等程式化狀態係選自可能狀態之有限集合，且每一程式化狀態對應於某一標稱儲存值。舉例而言，3位元/記憶體胞MLC可經程式化以藉由將八個可能之標稱儲存值中的一者寫入至該記憶體胞中來假定八個可能之程式化狀態中的一者。
記憶體器件24包含讀取/寫入(R/W)單元36，該讀取/寫入(R/W)單元36將供儲存於記憶體器件中之資料轉換成類比儲存值且將其寫入至記憶體胞32中。在替代實施例中，R/W單元不執行轉換，但被提供有電壓樣本，亦即，提供有供儲存於記憶體胞中之儲存值。當自陣列28中讀取資料時，R/W單元36將記憶體胞32之儲存值轉換成具有一或多個位元之解析度的數位樣本。通常按被稱作頁面之群組將資料寫入至記憶體胞及自記憶體胞讀取資料。在一些實施例中，R/W單元可藉由將一或多個負抹除脈衝施加至記憶體胞32之群組而抹除該等記憶體胞。通常在完整記憶體區塊中執行抹除。
藉由記憶體控制器40來執行將資料儲存於記憶體器件24中及自記憶體器件24中擷取資料。記憶體控制器包含用於與記憶體器件24通信之介面44，及進行各種記憶體管理功能之處理器48。記憶體控制器40與主機52通信，以用於接受供儲存於記憶體器件中之資料及用於輸出自記憶體器件擷取之資料。可以硬體來實施記憶體控制器40及(詳言之)處理器48。或者，記憶體控制器可包含執行合適軟體之微處理器，或硬體元件與軟體元件之組合。
圖1之組態為例示性系統組態，其僅係出於概念清晰起見而加以展示。亦可使用任何其他合適之記憶體系統組態。已出於清晰起見而自圖省略對理解本發明之原理而言並非為必要之元件，諸如各種介 面、定址電路、定時及排序電路及除錯電路。
儘管圖1之實例展示單一記憶體器件24，但系統20可包含由記憶體控制器40控制之多個記憶體器件。在圖1中所展示之例示性系統組態中，記憶體器件24及記憶體控制器40經實施為兩個單獨的積體電路(IC)。然而，在替代實施例中，記憶體器件及記憶體控制器可整合於單一多晶片封裝(MCP)或系統單晶片(SoC)中之單獨半導體晶粒上，且可藉由內部匯流排而互連。另外替代地，記憶體控制器電路中之一些或全部可駐留於上面安置有記憶體陣列之同一晶粒上。另外替代地，記憶體控制器40之功能性中的一些或全部可以軟體實施且由處理器或主機系統之其他元件進行。在一些實施例中，可在同一晶粒上或在同一器件封裝中之單獨晶粒上製造主機52及記憶體控制器40。
在一些實施例中，記憶體控制器40包含以軟體程式化以進行本文中所描述之功能的通用處理器。可經由(例如)網路將軟體以電子形式下載至處理器，或可(替代地或另外)將軟體提供及/或儲存於非暫時性有形媒體(諸如，磁性、光學或電子記憶體)上。
在陣列28之實例組態中，記憶體胞32係以多個列及行來配置，且每一記憶體胞包含一浮閘電晶體。每一列中之電晶體之閘極由字線連接，且每一行中之電晶體之源極由位元線連接。通常將記憶體陣列劃分為多個頁面(亦即，同時地經程式化及讀取之記憶體胞之群組)。有時將頁面再分為磁區。在一些實施例中，每一頁面包含陣列之一整列。在替代實施例中，可將每一列(字線)劃分為兩個或兩個以上頁面。舉例而言，在一些器件中，將每一列劃分為兩個頁面，一頁面包含奇數次序記憶體胞且另一頁面包含偶數次序記憶體胞。
通常，記憶體控制器40以頁面為單位來程式化資料，但抹除整個記憶體區塊34。通常，儘管不必要，但記憶體區塊大約具有106個記憶體胞，而頁面大約具有103至104個記憶體胞。
以下描述會描述用於得出用於讀取儲存於記憶體胞32中之資料之最佳讀取臨限值的若干實例技術。所揭示技術可藉由記憶體控制器40及/或藉由R/W單元36來進行。為清晰起見，以下描述論及在記憶體器件中之R/W單元36與記憶體控制器40中之處理器48之間的功能之特定劃分。然而，一般而言，組成所揭示技術之各種任務可以任何合適之方式在記憶體控制器與R/W單元之間劃分，或藉由此等元件中之任一者來執行。因此，在本專利申請案之上下文中及在申請專利範圍中，記憶體控制器40及R/W電路36共同地被稱作進行所揭示技術之儲存電路。
圖2為根據本發明之實施例的示意性地說明R/W單元36的方塊圖。如上文所解釋，記憶體胞32係以多個列及行來配置，且每一記憶體胞包含一浮閘電晶體。每一列中之記憶體胞的閘極係由各別字線56連接，且每一行中之記憶體胞的源極係由各別位元線60連接。沿著每一位元線60之記憶體胞(電晶體)以源極至汲極之方式彼此串聯地連接。
在替代實施例中，將給定字線之記憶體胞劃分成稱作串之群組。每一串中之記憶體胞在位元線與接地之間以源極至汲極之方式彼此串聯地連接。每一串通常可個別地與位元線連接及斷開。
在典型實施例中，R/W單元36將供儲存之資料轉換成類比儲存值，將適當電壓施加至記憶體之位元線及字線，且將類比值寫入至記憶體胞32中。當自記憶體胞32中讀取資料時，R/W單元36通常將記憶體胞之類比值轉換成數位樣本。R/W單元36通常經由合適介面連接至記憶體控制器40或其他外部系統。
應注意，圖2之連接性方案為實例連接性方案，且任何其他合適之連接性方案(例如，3D方案)可用於替代實施例中。
在一些實施例中，系統20之儲存電路(例如，記憶體控制器40及/ 或R/W單元36)在同一感測操作中同時地評估讀取臨限值之多個不同候選集合。通常，儲存電路將記憶體胞之群組劃分成多個子集，將讀取臨限值之不同候選集合施加至每一子集，且同時地感測群組中之記憶體胞。
圖3為根據本發明之實施例的示意性地說明用於使用讀取臨限值之多個集合來同時讀出類比記憶體胞的程序之圖。該圖展示沿著字線56之多個記憶體胞32，每一記憶體胞屬於不同的各別位元線60(參見圖2)。儲存電路支援在單一感測操作中同時地感測沿著字線之多個記憶體胞的讀取命令。
在本實例中，將給定字線56之記憶體胞32劃分成表示為64A…64D之四個子集。圖3之方案評估讀取臨限值之表示為A…D之四個不同候選集合。使用單一感測操作，儲存電路使用候選讀取臨限值集合A感測子集64A中之記憶體胞，使用集合B感測子集64B中之記憶體胞，使用集合C感測子集64C中之記憶體胞，且使用集合D感測子集64D中之記憶體胞。
上文所描述之感測操作產生分別使用讀取臨限值集合A…D而自子集64A…64D獲得的讀出結果之四個集合。儲存電路自此等讀出結果導出讀取臨限值之最佳集合。
圖4為根據本發明之實施例的示意性地說明類比記憶體胞之群組中的臨限電壓分佈及相關聯之讀取臨限值的圖。在本實例中，記憶體胞之群組係沿著給定字線56而定位。該圖展示在上述圖3之方案中同時地評估的讀取臨限值之四個候選集合A…D。
在此實施例中，群組中之記憶體胞包含四位階MLC，每一記憶體胞保持兩個資料位元。每一記憶體胞經程式化至四個可能的程式化位準中之一者，該四個可能的程式化位準對應於分別表示資料值「11」、「01」、「00」及「10」之四個臨限電壓(VTH)分佈68、72、76 及80。
讀取臨限值之四個候選集合位於鄰近程式化位準之間的邊界區域中，使得讀出結果將指示具有最小錯誤機率之所儲存資料。在本實例中，每一候選集合包含三個讀取臨限值：集合A包含讀取臨限值{A1,A2,A3}，集合B包含讀取臨限值{B1,B2,B3}，集合C包含讀取臨限值{C1,C2,C3}，且集合D包含讀取臨限值{D1,D2,D3}。
僅藉由實例來選擇圖3及圖4中所展示之實施例。在替代實施例中，可使用任何其他合適之讀出方案。舉例而言，儲存電路可將記憶體胞之任何合適群組劃分成任何合適數目個子集，且評估候選讀取臨限值集合之任何所要集合(collection)。
在一些實施例中，儲存電路基於讀取臨限值之候選集合中之每一者的讀出結果而計算彼集合之品質等級。儲存電路接著基於此等品質等級而得出讀取臨限值之最佳集合。舉例而言，在一些實施例中，儲存於子集64A…64D中之每一者中的資料包含錯誤校正碼(ECC)之單獨碼字。在讀取多個子集之單一感測操作之後，儲存電路嘗試解碼四個碼字。解碼給定碼字之成功程度充當讀取臨限值之對應候選集合的品質等級。
在一實施例中，品質等級為二進位，亦即，使用讀取臨限值之對應候選集合來解碼碼字之成功或失敗。在其他實施例中，ECC解碼程序可指示具有較高解析度之解碼成功的等級，即使解碼已失敗。在一些實施例中，品質等級可包含與ECC有關之各種度量，其未必與解碼成功之程度成比例。舉例而言，當藉由同位檢查方程式之集合來定義ECC時，儲存電路可評定在解碼程序結束時(即使解碼已失敗)滿足之同位檢查方程式之數目。
所滿足之同位檢查方程式之數目可用作解碼該碼字之成功程度的指示，且因此用作用於讀取臨限值之對應候選集合之品質等級。基 於所滿足之同位檢查方程式之數目設定讀取臨限值之其他態樣係在美國專利8,156,398中提出，該專利讓與給本專利申請案之受讓人且其揭示內容以引用之方式併入本文中。
用於讀取臨限值之候選集合的其他ECC相關之品質量測包含(例如)碼字中偵測到之錯誤的數目、碼字中校正之錯誤的數目，及在任一方向上校正之錯誤的數目(例如，碼字中經校正為「0」的「1」之數目與經校正為「1」的「0」之數目之間的比率)。後一參數亦指示最佳讀取臨限值係高於抑或低於對應候選讀取臨限值。
在一些實施例中，用於編碼資料之ECC為由在兩個或兩個以上維度中之多個構成碼(constituent code)或組成碼(component code)組成之乘積碼。在此等實施例中，儲存電路可將在一維度中之構成碼的解碼結果(其係以相同讀取臨限值來感測)用作讀取臨限值之候選集合的品質等級。
作為評定讀取臨限值之候選集合之品質等級的另一實例，儲存電路可量測至少一些記憶體胞類比值(例如，VTH)相對於讀取臨限值之統計分佈，且比較經量測分佈與預期分佈。舉例而言，對於給定候選集合，儲存電路可對VTH降至每一臨限值之下的記憶體胞之數目進行計數。儲存電路接著比較此等計數與計數之預期值。若經量測之計數與各別預期計數緊密一致，則候選者之品質等級被認為係高的，且若經量測之計數與各別預期計數不緊密一致，則候選者之品質等級被認為係低的。
儲存電路可以各種方式判定預期計數。在一些實施例中，預先知曉預期計數之平均值，例如，當資料被擾亂時。在其他實施例中，儲存電路可在資料經儲存時儲存實際計數。
如在圖4中可見，讀取臨限值之最佳集合通常位於由候選集合涵蓋的區間中。在一些實施例中，儲存電路選擇候選集合中之一者(通 常，該者具有最佳品質度量)來充當讀取臨限值之最佳集合。或者，然而，儲存電路可使用品質等級來(例如)藉由內插或外插品質等級或以任何其他合適方式而計算不同於所有候選集合的讀取臨限值之最佳集合。在一些實施例中，儲存電路可藉由組合多個讀出結果及將某一處理應用於經組合之結果來計算品質等級。
另外替代地，儲存電路可基於讀出結果而計算讀取臨限值之候選集合的任何其他合適品質等級，且基於品質等級以任何其他合適方式來判定最佳讀取臨限值。
儲存電路可以各種方式將讀取臨限值之不同集合施加至記憶體胞之不同子集。在一實施例中，儲存電路將每一子集中之記憶體胞的位元線充電至不同位元線電壓。不同位元線電壓意謂不同子集中之位元線將以不同放電速率來放電。同時(在開始將位元線放電後之相同時間偏移)感測各種子集等效於施加不同讀取臨限值。
在另一實施例中，儲存電路將不同閘極電壓施加至每一子集中之記憶體胞。此機制亦等效於施加不同讀取臨限值。
另一實例技術特別適合於(但不限於)使用電流感測之記憶體胞讀出。在電流感測實施中，單元36通常對各種位元線60進行充電，且將某一讀出電壓(表示讀取臨限值)施加至待讀取之字線。在某一延遲之後，單元36感測流經位元線之電流。位元線電流充當記憶體胞臨限電壓之指示，亦即，位元線在各別記憶體胞臨限電壓低於字線電壓時導電，且位元線在各別記憶體胞臨限電壓高於字線電壓時不導電。
在電流感測應用中，總讀出時間之主要部分係由對位元線進行充電所需之時間組成，且小部分係由設定字線電壓所需之時間貢獻。在一些實施例中，單元36在不對位元線進行放電之情況下在同一充電循環中藉由多個字線電壓(亦即，多個讀取臨限值)感測給定字線之記憶體胞。
在一實例實施例中，單元36對位元線進行充電，且接著將讀取電壓之單調遞增序列施加至字線(不在不同讀取電壓之間對位元線進行放電)。讀取電壓之序列經預先定義(例如，藉由記憶體控制器40提供至單元36)且對應於待在此單一讀出操作中測試的讀取臨限值。讀取電壓之序列包含待施加至記憶體胞之各種子集的讀取電壓之各種集合的聯集。
讀取電壓係以遞升次序配置，並不根據子集來分組。在一實施例中，單元36(例如，單元36中之讀取緩衝器)針對記憶體胞之每一子集使用一各別啟用信號，該信號在當前感測之讀取電壓對應於記憶體胞之彼子集時啟用。使用此技術，單元36能夠在對位元線進行充電之單一循環中以讀取臨限值之不同集合來感測記憶體胞之多個子集，且因此達成短的讀出時間。
舉例而言，考慮單元36自2位元/記憶體胞MLC器件之字線讀取最高有效位元(MSB)頁面的情形。在此組態中，記憶體胞之每一子集係以表示為RV1及RV3之兩個讀取電壓來取樣。在一實施例中，記憶體控制器40以單調遞增之次序將讀取電壓之序列提供給單元36。另外，記憶體控制器為每一讀取電壓提供此電壓應施加至之記憶體胞的子集之各別指示。此實例中之序列將為{RV11,1RV11,2RV11,3RV31,1,RV33,3,RV32,2}之形式。在此實例中，RV11<RV12<RV13<RV31<RV33<RV32。使用子集索引，單元36可針對序列中之每一讀取電壓啟用適當啟用信號(亦即，對記憶體胞之適當子集進行取樣)。
另外替代地，儲存電路可使用用於將讀取臨限值之不同集合施加至記憶體胞之不同子集的任何其他合適技術。在一些實施例中，可略過此機制，使得使用相同讀取臨限值來感測群組中之所有記憶體胞。
在又一實施例中，儲存電路藉由在不同放電時間之後(通常在將 同一閘極電壓施加至所有子集中之所有記憶體胞的同時)感測每一子集而將讀取臨限值之不同集合施加至記憶體胞之不同子集。另外替代地，儲存電路可以任何其他合適方式將讀取臨限值之不同集合施加至記憶體胞之不同子集。
在一些實施例中，儲存電路將依據群組內之記憶體胞位置(例如，依據沿著字線之記憶體胞索引)而變化(調變)之電壓施加至群組中之記憶體胞，而非針對記憶體胞之每一子集設定不同的固定電壓(例如，閘極電壓或位元線充電電壓)。舉例而言，儲存電路可施加在沿著字線之記憶體胞間以某一恆定斜率增加的電壓。作為另一實例，儲存電路可施加依據記憶體胞位置之具有週期波形(例如，鋸齒形)之電壓。在此等實施例中，電壓屬於某一範圍的記憶體胞之(交錯)子集被認為係用於臨限值估計目的之各別子集。
在一些實施例中，臨限值估計程序係藉由在同一單一感測操作中在不同感測時間兩次或兩次以上感測記憶體胞之子集中之一或多者而進一步加速。在不同時間對處於放電過程中之位元線進行取樣等效於施加不同讀取臨限值。因此，可在同一感測操作中評估讀取臨限值之大量候選集合。一些候選集合經空間多工(亦即，在記憶體胞之不同子集中)，且一些集合經時間多工(亦即，藉由在單一放電循環期間在不同感測時間感測相同記憶體胞)。在同一放電循環中多次感測記憶體胞之其他態樣係在美國專利申請案13/284,909中提出，該專利申請案讓與給本專利申請案之受讓人且其揭示內容以引用之方式併入本文中。
圖5為根據本發明之實施例的示意性地說明用於讀取臨限值估計的方法之流程圖。該方法以在分割步驟90處儲存電路將記憶體胞32之群組(例如，字線56)劃分成多個子集開始。在讀出步驟94處，在將候選讀取臨限值之不同集合施加至每一子集的同時，儲存器在單一感測 操作中同時地讀取群組中之記憶體胞。
在臨限值計算步驟98處，儲存電路基於各種子集之讀出結果而計算讀取臨限值之最佳集合。在讀出步驟102處，儲存電路使用最佳讀取臨限值來讀取該群組(或另一群組)中之記憶體胞。在重新建構及輸出步驟106處，儲存電路自步驟102之讀出結果重新建構所儲存資料，且輸出經重新建構資料。
圖5之方法可(例如)週期性地或回應於某一觸發事件而重複，以便隨時間而改進且追蹤最佳讀取臨限值。
儘管本文中所描述之實施例主要處理NAND快閃記憶體，但本文中所描述之方法及系統亦可用於其他應用中，諸如用於諸如R-RAM、PCM、NOR快閃記憶體及其他者之其他記憶體技術。
因此將瞭解，藉由實例引證了上文所描述之實施例，且本發明不限於上文中特定展示及描述之內容。更確切言之，本發明之範疇包括上文中所描述之各種特徵的組合及子組合兩者，以及各種特徵之變化及修改，各種特徵之變化及修改將在熟習此項技術者閱讀前述描述後想到且其未在先前技術中揭示。除在以引用之方式併入本專利申請案中之文獻中以與本說明書中明確地或隱含地進行之定義衝突的方式而定義任何術語的情況外，此等經併入之文獻被認為係申請案之組成部分，僅本說明書中之定義應被考慮。

Claims (20)

  1. 一種方法，其包含：將類比記憶體胞之一群組劃分成多個子集；藉由在將讀取臨限值之各別不同集合施加至該等記憶體胞之該等子集的同時執行一單一感測操作而同時地感測該群組中之該等記憶體胞，以便產生各別讀出結果；及藉由處理使用該等讀取臨限值之該等不同集合而自該等各別子集獲得的該多個讀出結果來估計該等讀取臨限值之一最佳集合。
  2. 如請求項1之方法，其中該群組中之該等記憶體胞與一單一字線相關聯。
  3. 如請求項1之方法，其中估計該等讀取臨限值之該最佳集合包含：基於該等對應讀出結果而評定該等讀取臨限值之該等不同集合的各別品質等級；及自該等品質等級導出該等讀取臨限值之該最佳集合。
  4. 如請求項3之方法，其中該等記憶體胞之該多個子集儲存各別的單獨錯誤校正碼(ECC)碼字，且其中評定該等品質等級包含評定與該等各別ECC碼字有關之各別度量。
  5. 如請求項4之方法，其中該等度量包含解碼該等各別ECC碼字之各別成功程度。
  6. 如請求項3之方法，其中評定該等品質等級包含：評定該等記憶體胞之類比值相對於該等讀取臨限值之各別統計分佈。
  7. 如請求項3之方法，其中導出該等讀取臨限值之該最佳集合包含：藉由組合該等讀出結果來評定該等品質等級；及處理該等經組合之讀出結果以產生該最佳集合。
  8. 如請求項1之方法，其中施加該等讀取臨限值之該等不同集合包含：將該等記憶體胞之每一子集中的位元線充電至一不同的各別充電電壓。
  9. 如請求項1之方法，其中施加該等讀取臨限值之該等不同集合包含：將一不同的各別閘極電壓施加至該等子集中之每一者中的該等記憶體胞。
  10. 如請求項1之方法，其中施加該等讀取臨限值之該等不同集合包含：依據該群組內之該等記憶體胞之各別位置而使施加至該等記憶體胞之一電壓變化。
  11. 一種裝置，其包含：一記憶體，其包含複數個類比記憶體胞；及儲存電路，其經組態以進行以下操作：將該等記憶體胞之一群組劃分成多個子集；藉由在將讀取臨限值之各別不同集合施加至該等記憶體胞之該等子集的同時執行一單一感測操作而同時地感測該群組中之該等記憶體胞，以便產生各別讀出結果；及藉由處理使用該等讀取臨限值之該等不同集合而自該等各別子集獲得的該多個讀出結果來估計該等讀取臨限值之一最佳集合。
  12. 如請求項11之裝置，其中該群組中之該等記憶體胞與一單一字線相關聯。
  13. 如請求項11之裝置，其中該儲存電路經組態以基於該等對應讀出結果而評定該等讀取臨限值之該等不同集合的各別品質等級，且自該等品質等級導出該等讀取臨限值之該最佳集合。
  14. 如請求項13之裝置，其中該等記憶體胞之該多個子集儲存各別的單獨錯誤校正碼(ECC)碼字，且其中該儲存電路經組態以藉由評定與該等各別ECC碼字有關之各別度量來評定該等品質等級。
  15. 如請求項14之裝置，其中該等度量包含解碼該等各別ECC碼字之各別成功程度。
  16. 如請求項13之裝置，其中該儲存電路經組態以藉由評定該等記憶體胞之類比值相對於該等讀取臨限值之各別統計分佈來評定該等品質等級。
  17. 如請求項13之裝置，其中該儲存電路經組態以藉由組合該等讀出結果來評定該等品質等級，且處理該等經組合之讀出結果以產生該最佳集合。
  18. 如請求項11之裝置，其中該儲存電路經組態以藉由將該等記憶體胞之每一子集中的位元線充電至一不同的各別充電電壓而施加該等讀取臨限值之該等不同集合。
  19. 如請求項11之裝置，其中該儲存電路經組態以藉由將一不同的各別閘極電壓施加至該等子集中之每一者中的該等記憶體胞而施加該等讀取臨限值之該等不同集合。
  20. 如請求項11之裝置，其中該儲存電路經組態以藉由依據該群組內之該等記憶體胞之各別位置而使施加至該等記憶體胞之一電壓變化來施加該等讀取臨限值之該等不同集合。
TW102130098A 2012-08-21 2013-08-22 Read threshold estimation in analog memory cells using simultaneous multi-voltage sense TWI562147B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/590,816 US8792281B2 (en) 2012-08-21 2012-08-21 Read threshold estimation in analog memory cells using simultaneous multi-voltage sense

Publications (2)

Publication Number Publication Date
TW201423747A true TW201423747A (zh) 2014-06-16
TWI562147B TWI562147B (en) 2016-12-11

Family

ID=49029222

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102130098A TWI562147B (en) 2012-08-21 2013-08-22 Read threshold estimation in analog memory cells using simultaneous multi-voltage sense

Country Status (3)

Country Link
US (2) US8792281B2 (zh)
TW (1) TWI562147B (zh)
WO (1) WO2014031366A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8792281B2 (en) * 2012-08-21 2014-07-29 Apple Inc. Read threshold estimation in analog memory cells using simultaneous multi-voltage sense
US9368225B1 (en) * 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
US9069659B1 (en) * 2013-01-03 2015-06-30 Densbits Technologies Ltd. Read threshold determination using reference read threshold
US9530515B2 (en) 2013-03-13 2016-12-27 Sandisk Technologies Llc Determining read voltages for reading memory
KR101429184B1 (ko) * 2013-09-12 2014-08-12 주식회사 디에이아이오 낸드 플래시 메모리 장치의 독출 전압 조정 방법
US9058881B1 (en) * 2013-12-05 2015-06-16 Sandisk Technologies Inc. Systems and methods for partial page programming of multi level cells
US10446241B1 (en) * 2018-08-13 2019-10-15 Micron Technology, Inc. Automatic calibration (autocal) error recovery for a memory sub-system
JP2020047339A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 メモリシステム
WO2021011582A1 (en) * 2019-07-14 2021-01-21 NEO Semiconductor, Inc. Methods and apparatus for reading nand flash memory
WO2021024241A1 (en) * 2019-08-04 2021-02-11 Healables, Ltd. Variable frequency waveform synthesis using fixed size data arrays and constant loop rate
US20230402112A1 (en) * 2022-06-13 2023-12-14 Western Digital Technologies, Inc. Storage System and Method for Inference of Read Thresholds Based on Memory Parameters and Conditions

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US6975542B2 (en) 2003-05-08 2005-12-13 Micron Technology, Inc. NAND flash memory with improved read and verification threshold uniformity
US7242618B2 (en) 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
WO2008068747A2 (en) * 2006-12-03 2008-06-12 Anobit Technologies Ltd. Automatic defect management in memory devices
US8369141B2 (en) 2007-03-12 2013-02-05 Apple Inc. Adaptive estimation of memory cell read thresholds
US7876621B2 (en) 2007-04-23 2011-01-25 Sandisk Il Ltd. Adaptive dynamic reading of flash memories
WO2008139441A2 (en) 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
US8174905B2 (en) * 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
WO2009072104A2 (en) 2007-12-05 2009-06-11 Densbits Technologies Ltd. Flash memory device with physical cell value deterioration accommodation and methods useful in conjunction therewith
US8209588B2 (en) * 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US8493783B2 (en) * 2008-03-18 2013-07-23 Apple Inc. Memory device readout using multiple sense times
US7808831B2 (en) 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
US8000135B1 (en) * 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8482978B1 (en) * 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8159881B2 (en) 2009-06-03 2012-04-17 Marvell World Trade Ltd. Reference voltage optimization for flash memory
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
US8508995B2 (en) 2010-09-15 2013-08-13 Densbits Technologies Ltd. System and method for adjusting read voltage thresholds in memories
US8683297B2 (en) 2011-11-02 2014-03-25 Sandisk Technologies Inc. Systems and methods of generating a replacement default read threshold
US8792281B2 (en) * 2012-08-21 2014-07-29 Apple Inc. Read threshold estimation in analog memory cells using simultaneous multi-voltage sense

Also Published As

Publication number Publication date
US8792281B2 (en) 2014-07-29
US9349467B2 (en) 2016-05-24
WO2014031366A1 (en) 2014-02-27
TWI562147B (en) 2016-12-11
US20140355341A1 (en) 2014-12-04
US20140056066A1 (en) 2014-02-27

Similar Documents

Publication Publication Date Title
US9349467B2 (en) Read threshold estimation in analog memory cells using simultaneous multi-voltage sense
US7924587B2 (en) Programming of analog memory cells using a single programming pulse per state transition
US8000135B1 (en) Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
KR101379543B1 (ko) 감소된 감지 시간 판독을 하는 메모리 장치
US7751240B2 (en) Memory device with negative thresholds
US8169825B1 (en) Reliable data storage in analog memory cells subjected to long retention periods
US8085586B2 (en) Wear level estimation in analog memory cells
US9153329B2 (en) Selective re-programming of analog memory cells
US7773413B2 (en) Reliable data storage in analog memory cells in the presence of temperature variations
US8482978B1 (en) Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
WO2013112332A1 (en) Enhanced programming and erasure schemes for analog memory cells
WO2009050703A2 (en) Data storage in analog memory cell arrays having erase failures
US8400858B2 (en) Memory device with reduced sense time readout
TWI546807B (zh) 在讀取臨限值錯誤的存在下從類比記憶體胞之軟讀出
US20120224423A1 (en) Programming and erasure schemes for analog memory cells
US9007835B2 (en) Enhanced data storage in 3-D memory using string-specific source-side biasing
US8787057B2 (en) Fast analog memory cell readout using modified bit-line charging configurations
TWI523011B (zh) 用於類比記憶體單元之程式化與抹除方案
US9530516B2 (en) Readout of interfering memory cells using estimated interference to other memory cells
US8649200B2 (en) Enhanced programming and erasure schemes for analog memory cells

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees