TW201415233A

TW201415233A - 使用適應性壓縮比之刷新指令之快速執行

Info

Publication number: TW201415233A
Application number: TW102130671A
Authority: TW
Inventors: Avraham Poza Meir; Guy Ben-Yehuda; Oren Golov; Ori Isachar; Roman Guy; Yair Schwartz
Original assignee: Apple Inc
Priority date: 2012-08-27
Filing date: 2013-08-27
Publication date: 2014-04-16
Also published as: WO2014035756A1; US20140059271A1; KR101497826B1; EP2703995A1; CN103631728A; KR20140027894A

Abstract

一種方法包括在一儲存裝置中接收一或多個儲存指令及至少一刷新指令，該儲存裝置包括一非揮發性記憶體及用於緩衝經接收以供儲存於該非揮發性記憶體中之資料之一揮發性緩衝器。該刷新指令指示該儲存裝置將該揮發性緩衝器中緩衝之該資料交付給該非揮發性記憶體。根據一第一儲存規則而執行該等儲存指令。根據一第二儲存規則而執行該刷新指令，該第二儲存規則相對於該第一儲存規則具有較小延時。

Description

使用適應性壓縮比之刷新指令之快速執行

本發明大體上係關於記憶體裝置，且特別係關於用於刷新指令之快速執行之方法及系統。

一些非揮發性記憶體系統包含一揮發性緩衝器，該揮發性緩衝器用於臨時地緩衝擱置中以供儲存於非揮發性記憶體中之資料。一些儲存協定支援一刷新指令，該刷新指令指示儲存裝置將揮發性記憶體中之任何資料傳送至非揮發性記憶體。

舉例而言，NVM Express協定中支援刷新指令。舉例而言，以引用方式併入本文中之「NVM Express」(2011年7月12日，修訂本1.0b，章節6.7)中指定NVM Express中之刷新指令。串列ATA(Serial ATA；SATA)協定亦指定被稱為「FLUSH CACHE」及「FLUSH CACHE EXT」之刷新指令。小型電腦系統介面(Small Computer System Interface；SCSI)協定指定被稱為「SYNCHRONIZE CACHE」之刷新指令。

本文所描述的本發明之一實施例提供一種在一儲存裝置中之方法，該儲存裝置包括一非揮發性記憶體及用於緩衝經接收以供儲存於該非揮發性記憶體中之資料之一揮發性緩衝器。該方法包括在該儲存裝置中接收一或多個儲存指令及至少一刷新指令。該刷新指令指示該儲存裝置將該揮發性緩衝器中緩衝之該資料交付給該非揮發性記憶體。根據一第一儲存規則而執行該等儲存指令。根據一第二儲存規則而執行該刷新指令，該第二儲存規則相對於該第一儲存規則具有較小延時。

在一些實施例中，根據該第二儲存規則而執行該刷新指令包括將每壓縮操作的待執行於該非揮發性記憶體中之程式化操作之一數目限制至一預定義比率，且根據該第一儲存規則而執行該等儲存指令包括准許該數目超過該預定義比率。

根據該第一儲存規則而執行該等儲存指令可包括強制一替代性比率，該替代性比率大於該預定義比率。在一實施例中，限制每壓縮操作的程式化操作之該數目包括取決於該非揮發性記憶體中可用之空閒記憶體區塊之一計數而修改該預定義比率。

在一些實施例中，該方法包括獨佔式地指派該非揮發性記憶體中之一或多個記憶體區塊以用於加快該刷新指令，且執行該刷新指令包括將該揮發性緩衝器中緩衝之該資料交付給該等經獨佔式指派記憶體區塊，且隨後將該經交付資料自該等經獨佔式指派記憶體區塊傳送至該非揮發性記憶體中之替代性儲存位置。在一實施例中，將該資料交付給該等經獨佔式指派記憶體區塊包括使用一低延時儲存組態將該資料儲存於該等經獨佔式指派記憶體區塊中。

根據本發明之一實施例，另外提供一種儲存裝置，該儲存裝置包括：一非揮發性記憶體；一揮發性緩衝器，其用於緩衝經接收以供儲存於該非揮發性記憶體中之資料；及一處理器。該處理器經組態以：接收一或多個儲存指令及至少一刷新指令，該至少一刷新指令指示該儲存裝置將該揮發性緩衝器中緩衝之該資料交付給該非揮發性記憶體；根據一第一儲存規則而執行該等儲存指令；且根據一第二儲存規則而執行該刷新指令，該第二儲存規則相對於該第一儲存規則具有較小延時。

根據本發明之一實施例，亦提供一種記憶體控制器，該記憶體控制器包括一介面及一處理器。該介面經組態用於與一非揮發性記憶體通信。該處理器經組態以：在一揮發性緩衝器中緩衝經接收以供儲存於該非揮發性記憶體中之資料；接收一或多個儲存指令及至少一刷新指令，該至少一刷新指令指示該記憶體控制器將該揮發性緩衝器中緩衝之該資料交付給該非揮發性記憶體；根據一第一儲存規則而執行該等儲存指令；且根據一第二儲存規則而執行該刷新指令，該第二儲存規則相對於該第一儲存規則具有較小延時。

根據本發明之一實施例，進一步提供一種系統，該系統包括一主機及一儲存裝置。該儲存裝置包括：一非揮發性記憶體；一揮發性緩衝器，其用於緩衝自主機接收以供儲存於該非揮發性記憶體中之資料；及一處理器。該處理器經組態以：自主機接收一或多個儲存指令及至少一刷新指令，該至少一刷新指令指示該儲存裝置將該揮發性緩衝器中緩衝之該資料交付給該非揮發性記憶體；根據一第一儲存規則而執行該等儲存指令；且根據一第二儲存規則而執行該刷新指令，該第二儲存規則相對於該第一儲存規則具有較小延時。

自本發明之實施例之以下詳細描述連同圖式，將更完全地理解本發明，在該等圖式中：

20‧‧‧固態硬碟(SSD)

24‧‧‧主機

28‧‧‧NAND快閃記憶體裝置/非揮發性記憶體裝置

32‧‧‧揮發性寫入緩衝器

36‧‧‧SSD控制器

40‧‧‧主機介面

44‧‧‧記憶體介面

48‧‧‧處理器

圖1為根據本發明之一實施例的示意性地說明記憶體系統之方塊圖；及圖2為根據本發明之一實施例的示意性地說明用於刷新指令之快速執行之方法的流程圖。

概觀

一些非揮發性記憶體系統包含一揮發性緩衝器，該揮發性緩衝器用於臨時地緩衝擱置中以供儲存於非揮發性記憶體中之資料。舉例而言，一些固態硬碟(Solid State Drive；SSD)自主機接收資料、最初在揮發性緩衝器中緩衝資料，且稍後將資料傳送至非揮發性記憶體。通常，一旦將資料儲存於揮發性緩衝器中，常常是在將資料成功地交付給非揮發性記憶體之前，SSD就將應答發送至主機。

此類別之緩衝顯著地增加儲存效能。另一方面，若電力受到破壞，則即使已經將成功儲存應答至主機，被緩衝但尚未交付給非揮發性記憶體之資料亦可能會遺失。此類情境可造成資料不一致且因此應被防止。

為了防止此等及其他情境，一些儲存協定支援一刷新指令，該刷新指令指示儲存裝置將所有經緩衝資料交付給非揮發性記憶體。僅當已將揮發性緩衝器中之所有資料成功地傳送至非揮發性記憶體時，儲存裝置才應答刷新指令。刷新指令通常為封鎖指令(blocking command)，亦即，主機作業系統及檔案系統在刷新操作完成以前不會發送新寫入指令。因此，執行刷新指令可使儲存裝置終止達長時間段。

本文所描述的本發明之實施例提供用於在諸如SSD之非揮發性記憶體系統中實施刷新指令之改良型方法及系統。在所揭示實施例中，儲存裝置中之處理器管理自主機接受之指令之執行。詳言之，處理器在執行儲存指令時應用某一儲存規則，且在執行刷新指令時應用具有較小延時之另一儲存規則。結果，由刷新指令造成之封鎖時間縮減。

在一實例實施例中，相比於在儲存指令期間，在刷新指令之執行期間，處理器每程式化操作執行較少壓縮操作。壓縮操作(亦被稱為「記憶體回收(garbage collection)」)將有效資料自非揮發性記憶體之部分有效記憶體區塊複製至新記憶體區塊中，以便使連續記憶體空間空閒以用於達成新儲存。藉由在刷新指令執行期間臨時地限制壓縮操作之數目，處理器能夠增加將資料自揮發性記憶體傳送至非揮發性記憶體之速率。因此，由刷新指令造成之封鎖時間縮減。

在一些實施例中，處理器在執行儲存指令時強制可變程式化-壓縮比。根據某一規則，該比依據非揮發性記憶體中剩餘之空閒記憶體區塊之數目而變化。當執行刷新指令時，處理器切換至強制較高程式化-壓縮比之替代性規則。

在一些實施例中，處理器在刷新指令期間獨佔式地指派非揮發性記憶體中之空閒記憶體區塊集區以用於儲存自揮發性緩衝器傳送之資料。藉由使用此集區，可以較高速度來執行刷新指令，且可進一步縮減該等刷新指令之封鎖時間。

系統描述

圖1為根據本發明之一實施例的示意性地說明記憶體系統(在本實例中為固態硬碟(SSD)20)之方塊圖。SSD 20代表主機24而儲存資料。舉例而言，SSD 20可安裝於行動或個人電腦中，在此狀況下，主機24包含該電腦之中央處理單元(CPU)晶片組。或者，SSD 20可與任何其他合適主機一起使用。雖然本文所描述之實施例主要提及SSD，但所揭示技術可與諸如以下各者的各種其他種類之記憶體系統一起使用：企業儲存裝置；行動電話；數位相機；行動計算裝置，諸如，膝上型電腦、平板電腦或個人數位助理(PDA)；媒體播放器；卸除式記憶體卡或裝置；或任何其他合適資料儲存系統。

SSD 20代表主機24而將資料儲存於非揮發性記憶體中，在本實例中儲存於一或多個NAND快閃記憶體裝置28中。在替代性實施例中，SSD 20中之非揮發性記憶體可包含任何其他合適類型之非揮發性記憶體，諸如，NOR快閃記憶體、電荷捕獲快閃記憶體(Charge Trap Flash；CTF)、相變RAM(PRAM)、磁阻RAM(MRAM)或鐵電RAM(FeRAM)。

SSD控制器36執行SSD之各種儲存及管理任務，且尤其是使用下文所描述之方法來執行刷新指令。SSD控制器通常亦被稱作記憶體控制器。SSD控制器36包含用於與主機24通信之主機介面40、用於與快閃記憶體裝置28通信之記憶體介面44，及進行本文所描述之方法之處理器48。

SSD 20進一步包含用於臨時地緩衝自主機24接收以供儲存之資料之揮發性寫入緩衝器32。通常，傳入資料最初儲存於緩衝器32中且稍後複製至其在非揮發性記憶體裝置28中之指定儲存位置。複製操作通常係使用直接記憶體存取(Direct Memory Access；DMA)予以實施，但亦可由處理器48執行。

在本實例中，緩衝器32實施於隨機存取記憶體(Random Access Memory；RAM)中，可能地亦實施於由處理器48出於額外目的而使用之RAM裝置中。在圖1之實施例中，RAM保持緩衝器32被展示為SSD控制器36之部分，但RAM可替代性地與SSD控制器分離。在各種實施例中，揮發性記憶體保持緩衝器32可包含任何合適類型之揮發性記憶體，諸如，動態RAM(DRAM)、雙資料速率DRAM(DDR DRAM)或靜態RAM(SRAM)。

SSD控制器36且尤其是處理器48可以硬體予以實施。或者，SSD控制器可包含執行合適軟體或硬體元件及軟體元件之組合的微處理器。

圖1之組態為一例示性組態，其係純粹地出於概念清晰性起見而予以展示。亦可使用任何其他合適SSD或其他記憶體系統組態。已出於清晰性起見而自該圖省略對於理解本發明之原理並非必要之元件，諸如，各種介面、定址電路、計時與排序電路及除錯電路。在一些應用(例如，非SSD應用)中，SSD控制器36之功能係由合適記憶體控制器進行。

在圖1所展示之例示性系統組態中，記憶體裝置28及SSD控制器48被實施為分離積體電路(Integrated Circuit；IC)。然而，在替代性實施例中，記憶體裝置及SSD控制器可整合於單一多晶片封裝(Multi-Chip Package；MCP)或系統單晶片(System on Chip；SoC)中之分離半導體晶粒上，且可由內部匯流排互連。再者，SSD控制器電路系統之一些或全部可駐存於經安置有記憶體裝置28中之一或多者的同一晶粒上。再者，SSD控制器36之功能性之一些或全部可以軟體予以實施，且由主機24之處理器或其他元件進行。在一些實施例中，主機24及SSD控制器36可製造於同一晶粒上，或同一裝置封裝中之分離晶粒上。

在一些實施例中，SSD控制器36包含一般用途處理器，該一般用途處理器係以軟體予以程式化以進行本文所描述之功能。可經由(例如)網路而將軟體以電子形式下載至處理器，或者或另外，可將軟體提供於及/或儲存於諸如磁性、光學或電子記憶體之非暫時性有形媒體上。

刷新指令之快速執行

在一些實施例中，SSD 20之處理器48藉由首先將傳入資料儲存於揮發性緩衝器32中且稍後將經緩衝資料傳送至非揮發性記憶體裝置28而達成高寫入效能。然而，此類別之揮發性緩衝可在電力中斷之狀況下造成資料不一致。

舉例而言，考慮SSD 24之電力供應在緩衝器32中之一些資料尚未成功地傳送至非揮發性記憶體裝置28時受到破壞的情境。一方面，此資料通常將會遺失。另一方面，處理器48已經向主機24應答到資料儲存成功。結果，資料不一致或同步缺乏可顯現於主機處：主機可將資料看作經成功儲存，事實上此時資料已遺失。

為了防止此類情境，主機24與SSD 20之間的儲存協定包含一刷新指令。該刷新指令係由主機發出，且指示SSD 20中之處理器48將揮發性緩衝器32中之所有資料傳送至非揮發性記憶體裝置28。僅當已將緩衝器32中之所有資料成功地傳送及交付給非揮發性記憶體時，處理器48才應答刷新指令。

刷新指令通常為封鎖指令，亦即，在刷新操作完成以前將不會將新寫入指令發送至處理器48。因此，執行刷新指令可使儲存裝置終止達長時間段，有時為大約若干秒。舉例而言，刷新指令之持續時間可取決於經緩衝資料之量且取決於記憶體裝置28中之空閒記憶體空間。

在一些實施例中，處理器48藉由在刷新指令執行期間應用具有經縮減延時之儲存規則或模式而縮減由刷新指令造成之封鎖時間。本文所描述之實施例主要提及在刷新指令執行期間限制壓縮操作之數目。然而，在替代性實施例中，處理器48可應用使刷新指令執行相比於儲存指令執行具有較小延時之任何其他合適規則或模式。在以下描述中，術語「儲存指令」指代自主機接收且不為刷新指令之任何指令，例如，寫入指令或讀取指令。術語「主機指令」指代自主機接收以供執行於SSD中之任何指令，包括儲存指令及刷新指令兩者。

在典型快閃記憶體中，資料係以頁為單位而寫入至記憶體裝置28，但抹除應用於全部記憶體區塊。資料僅寫入至經抹除頁，且因此沒有可能在適當位置中更新資料。更新資料涉及將經更新資料寫入至快閃記憶體中之另一實體儲存位置、將資料之先前版本標記為無效，及動態地更新邏輯至實體位址映射，該映射將資料之邏輯位址轉譯成經儲存有資料之實體儲存位置。

由於快閃記憶體之此等特性，記憶體裝置28之記憶體區塊逐漸地累積無效資料頁，該等無效資料頁之經更新版本已儲存於其他實體儲存位置中。為了縮減無效頁之數目，SSD控制器36之處理器48進行一壓縮或「記憶體回收」程序。此背景程序選擇一或多個記憶體區塊(被稱作來源區塊)以供壓縮、將有效資料自選定來源區塊複製至一或多個其他區塊(被稱作目標區塊)中之其他儲存位置，且接著抹除來源區塊。經抹除區塊接著準備用於後續程式化。壓縮程序確保：在任何給定時間，預定義數目個記憶體區塊被抹除且可用於新程式化。本文將此等記憶體區塊稱作空閒區塊。

可瞭解，壓縮程序涉及可以寫入自主機到達之新資料之程式化操作為代價而出現的大數目個複製操作。換言之，壓縮程序之複製操作及新資料之程式化操作爭奪SSD中之相同處理資源。

在一些實施例中，處理器48調節程式化操作及壓縮操作之速率，以便維持所要數目個空閒區塊。在一實例實施例中，當空閒區塊之數目降至低於預定義臨限值時，處理器48終止任何新程式化操作，且僅執行壓縮操作。由於壓縮操作增加空閒區塊之數目，故空閒區塊之數目很快就超過預定義臨限值，且處理器48允許繼續進行新程式化操作。

更一般化地，處理器48可使用定義空閒記憶體區塊之數目範圍的兩個或兩個以上預定義臨限值。在每一範圍內，處理器48將每壓縮操作的程式化操作之數目限制至某一程式化-壓縮比。(術語「程式化-壓縮比」通常指代相當資料大小之程式化及複製。舉例而言，該比可被定義為：

通常，隨著空閒區塊之數目減低，處理器48允許每壓縮操作之較少程式化操作，且反之亦然。下表給出五個範圍(四個臨限值)及對應程式化-壓縮比之實例組態：

在表1之組態中，當空閒區塊之數目(N)為5或更低時，處理器停止所有新程式化且僅允許壓縮。在另一極端情況下，當空閒區塊之數目超過20時，處理器48停止壓縮且僅執行程式化。在N之中間值中，處理器48應用中間程式化-壓縮比。

考慮處理器48使用表1之組態且執行數個隨機(亦即，非循序)寫入指令的實例情境。當空閒區塊之數目降至低於最低臨限值時，由主機24發出刷新指令。此時，處理器48不准許新儲存指令，且在空閒區塊之數目升至高於「僅壓縮」臨限值以前不能將緩衝器32中之資料交付給記憶體裝置28。在此情境中，主機通常將必須等待長時間段以使壓縮程序結束。僅在彼時，刷新指令才將會實際上將經緩衝資料傳送至非揮發性記憶體且接著應答。所揭示技術克服此及其他有問題的情境。

在一些實施例中，對於給定數目個空閒區塊，處理器48在執行儲存指令時強制較小程式化-壓縮比，且在執行刷新指令時強制較大程式化-壓縮比。藉由在刷新指令執行期間允許每壓縮操作之較多程式化操作，處理器能夠以高速度將經緩衝資料自緩衝器32傳送至快閃記憶體裝置28。結果，刷新指令之封鎖時間顯著地縮減。

在無此機制的情況下，封鎖時間可達到大約500mS，且在一些狀況下高達若干秒。當使用所揭示機制時，可將封鎖時間縮減至大約10mS。純粹地作為實例而給出此等圖，且可在替代性實施例中達成各種其他封鎖時間。

在一些實施例中，在儲存指令執行期間，處理器48將每壓縮操作的程式化操作之數目限制至某一比，但允許在刷新指令執行期間超過該比。在一些實施例中，在刷新指令執行期間，處理器48強制大於在儲存指令執行期間使用之比的程式化-壓縮比。

當使用諸如上表1中之多個臨限值時，處理器48可強制兩個不同組態--在儲存指令執行期間之一個組態，及在刷新指令執行期間之另一組態。對於給定數目個空閒記憶體區塊，在刷新指令執行期間應用之程式化-壓縮比大於在儲存指令執行期間應用之比。

在一實例實施例中，處理器48在儲存指令執行期間強制上表1之組態，且在刷新指令執行期間強制下表2之組態：

表2之實例假定寫入緩衝器32之大小小於三個記憶體區塊。當刷新指令完成且被應答時，處理器48還原回至上表1以用於後續儲存指令。純粹地作為實例而展示上表1及2之組態。在替代性實施例中，可使用程式化-壓縮比之任何其他合適組態。

在一些實施例中，處理器48在刷新指令期間獨佔式地指派非揮發性記憶體裝置28中之一或多個空閒記憶體區塊之集區以用於儲存自緩衝器32傳送之資料。當執行刷新指令時，處理器48將資料自緩衝器32複製至此等經獨佔式指派區塊。處理器可稍後將資料自經獨佔式指派區塊傳送至裝置28中之替代性儲存位置，使得區塊集區再次可用於下一刷新指令。此機制增加刷新指令執行之速度。

在一些實施例中，處理器48藉由使用低延時儲存組態將資料儲存於經獨佔式指派區塊中而進一步加速刷新指令執行。舉例而言，處理器可使用@多位階記憶體胞(Multi-Level Cell；MLC)組態(亦即，以每記憶體胞之多個位元的儲存密度)來儲存正常資料。然而，當將資料自緩衝器32傳送至經獨佔式指派區塊集區時，處理器可使用單位階記憶體胞(Single-Level Cell；SLC)組態(亦即，以每記憶體胞之一個位元的儲存密度)來儲存資料。

由於SLC儲存顯著地快於MLC儲存，故此技術顯著地縮減刷新指令之執行時間。通常，處理器48稍後將資料自區塊集區傳送至替代性儲存位置，且使用MLC來儲存資料。

圖2為根據本發明之一實施例的示意性地說明用於刷新指令之快速執行之方法的流程圖。該方法始於：在集區指派步驟60處，SSD控制器36之處理器48在刷新指令期間指派非揮發性記憶體裝置28中之空白記憶體區塊集區以供使用。

在規則定義步驟64處，處理器48定義第一儲存規則及第二儲存規則以分別在儲存指令執行期間及在刷新指令執行期間予以應用。第一規則指定一或多個程式化-壓縮比以在儲存指令執行期間予以使用(例如，上表1)。第二規則指定一或多個程式化-壓縮比以在刷新指令執行期間予以使用(例如，上表2)。對於給定數目個空閒記憶體區塊，由第二規則指定之程式化-壓縮比大於由第一規則指定之程式化-壓縮比。

在指令輸入步驟68處，處理器48自主機24接收指令以供執行於SSD中。在檢查步驟72處，處理器48檢查指令包含儲存指令抑或刷新指令。若指令包含儲存指令，則在第一規則應用步驟76處，處理器48應用第一儲存規則。若指令包含刷新指令，則在第二規則應用步驟80 處，處理器48應用第二儲存規則。

在執行步驟84處，處理器48根據適用之第一或第二規則而執行經接收指令。該方法接著循環回至以上步驟68以用於處理下一主機指令。

應瞭解，作為實例而引證上文所描述之實施例，且本發明不限於上文已特定地展示及描述之內容。實情為，本發明之範疇包括上文所描述之各種特徵之組合及子組合兩者，以及該等特徵之變化及修改，其將為熟習此項技術者在閱讀前述描述後即想到且在先前技術中未予以揭示。以引用方式併入本專利申請案中之文件應被認為是本申請案之整體部分，惟如下情形除外：在此等併入式文件中以與本說明書中明確地或隱含地作出之定義衝突之方式來定義任何術語的程度上，僅應考慮本說明書中之定義。