TW201407481A - 增進用於事件處理之加速性能之方法、系統、及設備 - Google Patents

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Abstract

本發明提出用以增進事件處理之性能的設備之實施例。在一實施例中，設備包含若干處理元件及任務路由邏輯。若處理元件的其中至少一者係在加速模式之中時，則任務路由邏輯至少根據性能損失的比較而選擇用以執行任務的處理元件。

Description

增進用於事件處理之加速性能之方法、系統、及設備
本發明之實施例有關中斷事件處理；更特別地，本發明的實施例有關增進用於事件處理之性能。
在多重核心處理器中，控制處理核心而使用可用的電力空間以使性能最大化可為所欲的。在其中並非所有的核心一定要用以處理特殊工作量的情勢中，係關閉閒置的核心，且將電源運送至其他主動的核心。典型地，該等主動的核心藉由操作於更高的頻率而轉移成為加速模式。
通常，在多重核心處理器中之任務及事件處理演算係虛擬隨機的，且並不考慮當核心以加速模式操作時的衝擊。因此，系統的整體性能會受到影響。
101‧‧‧任務
110‧‧‧性能計算邏輯
111,850,851‧‧‧記憶體
130‧‧‧任務路由邏輯
131~134‧‧‧處理元件
140‧‧‧加速模式邏輯
160,705,870,880‧‧‧處理器
200~242‧‧‧處理方塊
706,710‧‧‧快取記憶體
715‧‧‧主記憶體
720‧‧‧硬碟驅動器(HDD)
725‧‧‧固態隨身碟
730‧‧‧網路介面
740‧‧‧無線介面
811,821‧‧‧局部記憶體控制器集線器
853‧‧‧點對點(PtP)介面
812,822‧‧‧PtP介面電路
890‧‧‧晶片組
830,831‧‧‧PtP介面
813,823,860,861‧‧‧點對點介面電路
852‧‧‧高性能圖形電路
862‧‧‧高性能圖形介面
875‧‧‧資料儲存器
834,835‧‧‧電腦滙流排
本發明之實施例將從詳細說明且自本發明各式各樣實施例的附圖而被更完全地瞭解；然而，該等實施例僅係用 於解說及瞭解，且不應被視為限制本發明至該等特定的實施例。
第1圖顯示包含回應於中斷事件而選擇處理元件以執行任務之設備的電腦系統之實施例；第2圖係為回應於中斷事件而選擇處理元件以執行任務之方法的一實施例之流程圖；第3圖描繪伴隨本發明一實施例而使用的電腦系統；以及第4圖描繪伴隨本發明一實施例而使用的點對點電腦系統。
本發明之實施例顯示用以增進事件處理之性能的設備。在一實施例中，該設備包含若干處理元件及任務路由邏輯。若該等處理元件的其中至少一者係在加速模式之中時，則該任務路由邏輯至少根據性能損失的比較而選擇用以執行任務的處理元件。
在以下說明中，許許多多的細節係陳述以提供本發明實施例之更完整的解說。然而，對於熟習本項技藝之人士而言，將呈現明顯的是，本發明之實施例可無需該等特定的細節而實行。換言之，為避免混淆本發明之實施例，熟知的結構及裝置係以方塊圖形式，而非以細節來予以顯示。
在其他例子中，例如諸如微處理器架構、虛擬機器監 測器、電力控制、時脈閘控、及已知邏輯的操作細節之熟知的組件或方法並未被詳細地敘述，以避免不必要地混淆本發明。
然而，應理解的是，所有該等和相似的用語係與適當的實體數量相關聯，且僅係施加至該等數量的便利標記。除非例如從下文解說呈現明顯地另有特定的說明，否則應理解的是，在說明中，使用諸如“處理”或“計算”或“估算”或“決定”或“顯示”或其類似者之用語的解說意指電腦系統或相似電子計算裝置的動作和處理，而操縱及轉換表示為電腦系統之暫存器和記憶體內的實體(電子)數量之資料，成為相似地表示為電腦系統記憶體或暫存器或其他資訊儲存、傳輸、或顯示裝置內的實體數量的其他資料。
本發明之實施例亦有關用以執行此處之操作的設備。某些設備可針對所需之目的而予以特別地建構，或可包含通用型電腦而藉由儲存於電腦中的電腦程式來予以選擇性地啟動或重組態。此電腦程式可儲存於諸如，但未受限於包含磁盤、光碟、CD-ROM、DVD-ROM、及磁光碟之任何類型的碟片，唯讀記憶體(ROM)，隨機存取記憶體(RAM)，EPROM，EEPROM，NVRAM，磁性或光學卡片，或適用以儲存電子指令之任何類型的媒體，且可各自地耦接至電腦系統滙流排之電腦可讀取儲存媒體中。
在此所敘述之方法及設備係用以選擇的供事件處理之用處理元件。具體而言，選擇供事件處理之用的處理元件 係主要關於多核心處理器電腦系統而討論。然而，用以選擇供事件處理之用的處理元件的方法和設備並未因而受到限制，例如它們可實施於諸如行動電話、個人數位助理、嵌入式控制器、行動平台、桌上平台、及伺服器平台的任何積體電路裝置或系統之上，或與該積體電路裝置或系統相關聯而實施，以及結合諸如核心、硬體執行緒、軟體執行緒、或邏輯處理器之任何類型的處理元件，加速器核心、或其他處理資源而實施。此外，選擇供事件處理之用的處理元件可發生於諸如操作系統或執行於硬體上之管理程序的任何硬體/軟體環境之中。
綜覽
本發明之實施例顯示用以增進事件處理之性能的設備。在一實施例中，該設備包含若干處理元件及任務路由邏輯。若該等處理元件的其中至少一者係在加速模式之中時，則該任務路由邏輯至少根據性能損失的比較而選擇用以執行任務的處理元件。
第1圖顯示包含回應於事件而選擇處理元件以執行任務之設備的電腦系統之實施例。諸如滙流排及週邊之許多關連的組件並未被顯示，以避免混淆本發明。請參閱第1圖，在一實施例中，處理器160包含性能計算邏輯110、任務路由邏輯130、加速模式邏輯140、及諸如處理元件131至134之多個處理元件。在一實施例中，性能計算邏輯進一步包含記憶體111。
在一實施例中，處理元件包含執行緒(thread)、處理、本文(context)、邏輯處理器、硬體執行緒、核心、加速器核心、或共享對例如諸如保留單元、執行單元、高階快取、記憶體等等之處理器160的其他共享資源存取的任一處理元件。在一實施例中，處理元件係執行緒單元，亦即，能具有藉由軟體執行緒而被獨立排程用於執行之指令的元件。在一實施例中，實體處理器係積體電路，其包含諸如核心或硬體執行緒之若干其他的處理元件。
在一實施例中，核心係設置於積體電路上之邏輯，其能相對於另一核心維持獨立的架構狀態。各個獨立維持的架構狀態係與至少一些專用的執行資源相關聯。在一實施例中，硬體執行緒係設置於積體電路上之邏輯，能相對於另一硬體執行緒而維持獨立的架構狀態。各個獨立維持的硬體執行緒分享對執行資源的存取。在一些實施例中，核心及硬體執行緒係可互換地使用。在一實施例中，核心或硬體執行緒亦稱為處理元件。
在一實施例中，硬體執行緒、核心、或處理元件係藉由操作系統或管理軟體而被視為個別的邏輯處理器。軟體程式能分別地排程操作於各個邏輯處理器之上。此外，在一些實施例中，各個核心包含多重硬體執行緒，用以執行多重軟體執行緒。
在一實施例中，超管理器(hypervisor)(未顯示)提供介面於軟體(例如，虛擬機)與硬體資源(例如，處理器160)之間。在一實施例中，超管理器摘要硬體，以致使多個虛 擬機並聯地獨立運轉。在一實施例中，虛擬機提供軟體執行環境用於例如諸如任務、使用者級應用程式、客用軟體、作業系統、另一虛擬機、虛擬機監測器、其他的可執行碼、或其任何其等之組合。在一實施例中，超管理器配置硬體資源(例如，核心、硬體執行緒、處理元件)至不同的程式。
在一實施例中，電腦系統包含輸入/輸出(I/O)緩衝器，以經由互連而傳送及接收信號。該互連的實例包含射型收發器邏輯(GTL)滙流排，GTL+滙流排，雙資料率(DDR)滙流排，泵浦滙流排，差動滙流排，快取記憶體同調滙流排，點對點滙流排，多點投落滙流排，或實施任何已知的滙流排協定之其他已知的互連。
在一實施例中，電腦系統，尤其是處理器160，係依據進階組態與電源介面(ACPI)規格(請參閱進階組態與電源介面規格，修訂版3.0b，2006年10月10日)而支援不同的電源狀態(例如，C2狀態及C3狀態)。在一實施例中，休眠狀態(例如，C2狀態及C3狀態)亦稱閒置狀態。在一實施例中，在閒置狀態中的處理元件係稱為休眠核心、閒置核心、或非主動核心。在一實施例中，電源閘關閉對閒置之處理元件的電力供應。該閒置之處理元件必須被喚醒，以便開始再執行程式。
在一實施例中，加速模式邏輯140控制處理元件131至134，使得若至少另一處理元件保持閒置時，則至少一主動處理元件要操作於較高頻率。因此，可用的功率及熱 餘裕(thermal headroom)係由主動處理元件所使用，以增加或增進系統的整體性能。在一實施例中，此操作模式係在此稱為加速模式。當在加速模式之中時，加速模式邏輯140重配置一或更多個閒置處理元件的功率及熱餘裕至一或更多個主動處理元件，以增加主動之該一或更多個處理元件的操作頻率。
在一實施例中，致使處理器轉移到加速模式及從加速模式轉移(例如，轉移到較更高性能位準或轉移到較低性能位準)的因數在此稱為事件。在一實施例中，該事件係可重選路由(re-routable)至處理元件131至134的中斷事件。在一實施例中，處理器160回應事件而執行一些對應的任務或服務。在一實施例中，例如，中斷事件來自諸如磁碟機、網路卡、及輸入/輸出裝置之裝置。
在一實施例中，性能計算邏輯110計算用以服務事件的性能損失。在一實施例中，處理器160使用額外的時間來完成因為回應處理事件而執行一任務或若干任務的工作量。在一實施例中，性能損失以百分比表示。例如，若工作量將耗費10毫秒來執行時，則10%的性能損失將致使工作量耗費11.1毫秒(亦即，10毫秒/(1-0.10)來完成。
在一實施例中，當處理器160處於加速模式中時，任務路由邏輯130接收任務101(事件導致的結果)。在一實施例中，例如處理元件131處於加速模式中，而處理元件132處於閒置模式中。在一實施例中，加速路由邏輯130根據與在不同處理元件(是否主動處理元件或休眠處理元 件)中之選擇相關聯的性能損失，以選擇該等處理元件的其中一者，而完成任務101。
在一實施例中，使用閒置處理元件以執行任務101時之性能損失係在此稱為喚醒性能損失(WPL)。在一實施例中，主動處理元件(在加速模式中)轉移至較低操作頻率，故可傳送電源以喚醒休眠的處理元件。在一實施例中，性能計算邏輯根據與主動處理元件相關聯之操作頻率的減少，及正由該主動處理元件所執行的程式之頻率可擴充性因數來決定WPL。熟習於本項技藝之一般人士將理解的是，可使用其他因數及組合以決定WPL。
在一實施例中，頻率可擴充性因數係頻率增加(或減少)被轉換成為用於特定工作量之性能增加(或減少)的比例。例如，其中10%的操作頻率方面之增加導致10%的性能方面之增加之工作量係相當於1的可擴充性因素。例如，導致0.75%的性能減少之操作頻率的1%之減少係相當於0.75的可擴充性因數。
在一實施例中，記憶體111儲存有關正由主動處理元件所執行的程式之頻率可擴充性因數的資訊。在一實施例中，記憶體111儲存有關當主動處理元件從加速模式轉移時之操作頻率減少的資訊。在一實施例中，該資訊係藉由監測邏輯(未顯示)而被收集，且包含平均的歷史值以預測/估計目前值。
在一實施例中，使用主動處理元件以執行任務101時之性能損失係在此稱為主動性能損失(APL)。在一實施例 中，性能計算邏輯110根據用以執行任務101(回應事件)之處理時間的總計，及與正由該主動處理元件所執行之程式相關聯的使用率值，而決定APL。在一實施例中，APL係根據用以服務由程式工作量之總運轉時間所劃分的事件之處理時間而決定。熟習於本項技藝之一般人士將理解的是，可使用其他因數及組合以決定APL。
在一實施例中，記憶體111儲存有關處理事件的處理時間之總計的資訊。在一實施例中，該資訊係藉由監測邏輯(未顯示)而被收集，且包含平均的歷史值以預測/估計目前值。在一實施例中，該監測邏輯亦提供與正藉由主動處理元件所執行之程式相關聯的使用率值。
在一實施例中，若處理器160係處於加速模式中時，任務路由邏輯130根據潛在的性能損失之比較而決定用以服務事件的處理元件。在一實施例中，任務路由邏輯130根據來自加速模式邏輯140的資訊，而決定處理器160(或任一處理元件131至134)是否處於加速模式中。
在一實施例中，若WPL小於APL，則任務路由邏輯130選擇閒置處理元件以服務事件。否則，任務路由邏輯130傳送事件至主動處理元件(在加速模式中)。
在一實施例中，處理元件可在不同的休眠狀態之下操作，範圍自具有較小的退出潛時和適度的省電之淺C狀態(例如，ACPI C1狀態)至具有較長的退出潛時和較高的省電之深C狀態(例如，ACPI C3)。因此，包含WPL及APL之性能損失的決定係根據其中休眠核心係C狀態而不同。 在一實施例中，自深C狀態來喚醒處理元件會比喚醒淺C狀態中之處理元件更加昂貴(招致更高的性能損失)。
第2圖係為選擇(處理器的)回應中斷事件而執行任務的處理元件之方法的一實施例的流程圖。該方法係由處理邏輯執行，該處理邏輯可包含硬體(電路、專用邏輯等等)、軟體(諸如，係運轉於通用型電腦系統或專用機器上)、或二者之組合。在一實施例中，該方法係與控制器(例如，相對於第1圖之任務路由邏輯130)結合而執行。在一實施例中，該方法係藉由相對於第3圖的電腦系統而執行。
請參閱第2圖，在一實施例中，處理邏輯藉由接收可重路由之事件而開始(處理方塊200)。處理邏輯回應該事件而執行任務或服務。
在一實施例中，處理邏輯決定(處理器的)任何處理元件是否操作於加速模式中(處理方塊210)。在一實施例中，若無處理元件操作於加速模式中時，則處理邏輯選擇任一處理元件而服務該事件(處理方塊241)。在另一實施例中，若無處理元件操作於加速模式中時，則處理邏輯選擇省電模式中的處理元件，例如休眠核心，來服務該事件。
在其他方面，於一實施例中，若任何處理元件係在加速模式中，則處理邏輯決定潛在的性能損失。
在一實施例中，處理邏輯決定其中使用閒置處理元件以執行任務之喚醒性能損失(WPL)(處理方塊220)。在一 實施例中，處理邏輯根據與主動處理元件相關聯之操作頻率的減少，及正由該主動處理元件所執行之程式的頻率可擴充性因數，來決定WPL。
在一實施例中，處理邏輯決定其中使用主動處理元件以執行任務之主動性能損失(APL)(處理方塊221)。在一實施例中，處理邏輯根據用以執行該任務之處理時間的總計，及與正由該主動處理元件所執行之程式相關聯的使用率值，來決定APL。
在一實施例中，處理邏輯比較WPL與APL(處理方塊230)。在一實施例中，若WPL小於APL(處理方塊242)，則處理邏輯選擇閒置處理元件來執行任務。否則，處理邏輯選擇處於加速模式中的主動處理元件來執行任務(處理方塊243)。
本發明之實施例可實施於各式各樣的電子裝置及邏輯電路中。再者，包含本發明之實施例的裝置或電路可包含於各式各樣的電腦系統之內。本發明之實施例亦可包含於其他的電腦系統拓撲及架構之中。
例如，第3圖描繪與本發明之一實施例結合的電腦系統。處理器705從階層1(L1)快取記憶體706、階層2(L2)快取記憶體710及主記憶體715存取資料。在本發明之其他實施例中，快取記憶體706可為多階層快取記憶體(multi-level cache memory)，由L1快取與諸如L2快取之其他記憶體一起組成於電腦系統記憶體階層之內，且快取記憶體710係諸如L3快取之隨後較低階層的快取記憶體 或更多的多階層快取。再者，在其他實施例中，電腦系統可具有快取記憶體710作為用於多於一個的處理核心之共用的快取。
處理器705可具有若干處理核心。然而，本發明之其他實施例可實施於系統內的其他裝置之內，或以硬體、軟體、或其某一組合而分佈於系統之中。在一實施例中，例如處理器705包含邏輯，該邏輯係與諸如相對於第1圖之任務路由邏輯130之組件相似。
主記憶體715可實施於各式各樣的記憶體源之中，例如動態隨機存取記憶體(DRAM)、硬碟驅動器(HDD)720、根據NVRAM技術之固態隨身碟725、或包含各式各樣的儲存裝置及技術，經由網路介面730或經由無線介面740而遠距於電腦系統所設置的記憶體源。快取記憶體可設置於處理器內，或在處理器附近，例如在處理器的局部滙流排707上。再者，快取記憶體可包含諸如六電晶體(6T)單元之相對快速的記憶體單元，或約略相等或更快的處理速度之其他的記憶體單元。
然而，本發明的其他實施例可存在於第3圖之系統內的其他電路、邏輯單元、或裝置之中。再者，在本發明的其他實施例中可分佈於第3圖中所描繪的若干電路、邏輯單元、或裝置之中。
相似地，至少一實施例可實施於點對點的電腦系統內。例如，第4圖描繪以點對點(PtP)之組態所配置的電腦系統。尤其，第4圖顯示其中處理器、記憶體、及輸入/ 輸出裝置係藉由若干點對點之介面而互連的系統。
第4圖之系統亦可包含若干處理器，為簡明起見，僅顯示二處理器870、880。處理器870、880可各包含局部記憶體控制器集線器(MCH)811、821，以與記憶體850、851連接。處理器870、880可使用PtP介面電路821、822經由點對點(PtP)介面853來交換資料。處理器870、880可使用點對點介面電路813、823、860、861各經由個別的PtP介面830、831，而來與晶片組890交換資料。晶片組890亦可經由高性能圖形介面862而與高性能圖形電路852交換資料。本發明之實施例可耦接至電腦滙流排(834或835)，或於晶片組890之內，或耦接至資料儲存器875，或耦接至第4圖的記憶體850。
然而，本發明的其他實施例可存在於第4圖之系統內的其他電路、邏輯單元、或裝置之中。再者，在本發明的其他實施例中可分佈於第4圖中所描繪的若干電路、邏輯單元、或裝置之中。
本發明並未受限於所述的實施例，但可透過修正和改變而實行於附錄申請專利範圍的精神和範疇之內。例如，應理解的是，本發明係可施加用於與所有類型之半導體積體電路(“IC”)晶片一起使用。該等IC晶片的實例包含，但未受限於處理器，控制器，晶片組組件，可編程邏輯陣列(PLA)，記憶體晶片，網路晶片，或其類似物。此外，應理解的是，雖已給定代表性的尺寸/型號/數值/範圍，但本發明的實施例並未受限於此。當製造技術(例 如，光微影術)經時而成熟時，可預期製造出更小尺寸的裝置。
雖然本發明之實施例的許多變化例和修正例將在熟習於本項技藝之一般人士已研讀上述說明之後無疑地呈現更為明顯，但應瞭解的是，藉由繪圖所顯示及描繪之任何特定的實施例並不打算被視為限制。因此，對於各式各樣實施例之細節的引用，並未意圖限制在本質上僅列舉視為本發明要點的該等特性之申請專利範圍的範疇。
101‧‧‧任務
110‧‧‧性能計算邏輯
111‧‧‧記憶體
130‧‧‧任務路由邏輯
131~134‧‧‧處理元件
140‧‧‧加速模式邏輯
160‧‧‧處理器

Claims (29)

  1. 一種處理器，包含：多核心，包括第一核心及第二核心；加速模式邏輯，用以若該第一核心係處於閒置狀態則增加該第二核心的操作頻率，其中增加該第二核心的操作頻率係使用因處於該閒置狀態之該第一核心的可用功率及熱餘裕；第一快取及第二快取，位於該處理器內或在該處理器附近；以及任務路由邏輯，用以若第一處理元件與第二處理元件的至少其中一者係處於加速模式，則在該第一處理元件與該第二處理元件之間選擇，供執行任務之用。
  2. 如申請專利範圍第1項之處理器，其中，該加速模式邏輯係用以增進系統的整體性能，該系統的處理器係藉由增加該第二核心的該操作頻率以使用該第一核心的可用功率及熱餘裕的部分。
  3. 如申請專利範圍第1項之處理器，其中，若喚醒性能損失(WPL)小於主動性能損失(APL)，則處於該閒置狀態的該第一核心係自該第二核心運送電力以喚醒該第一核心。
  4. 如申請專利範圍第1項之處理器，其中，若該第一核心係處於閒置狀態，則該加速模式邏輯係用以增加該第二核心的操作頻率，其中，增加該第二核心的該操作頻率係重配來自處於該閒置狀態之該第一核心的功率及熱餘 裕。
  5. 如申請專利範圍第1項之處理器，其中，致使該加速模式邏輯將處於閒置狀態之該第一核心的該熱餘裕重置至該第二核心且因而將該處理器轉移至加速模式的因數係一事件的發生。
  6. 如申請專利範圍第1項之處理器，其中，當該第二核心因為處於該閒置狀態的該第一核心而接收更多電力時，該第二核心係操作於高於正常模式之操作頻率的該操作頻率。
  7. 如申請專利範圍第1項之處理器，其中，該第一核心的該閒置狀態係由進階組態與電源介面(ACPI)規格所定義的其中之一休眠狀態。
  8. 如申請專利範圍第1項之處理器，其中，該任務路由邏輯係用以接收由一事件導致的任務，且用以根據與在不同處理元件中之選擇相關聯的性能損失，不管是喚醒性能損失(WPL)或主動性能損失(APL)，來選擇是否該第二核心或該等多核心的一休眠核心要完成該任務。
  9. 如申請專利範圍第8項之處理器，包含：性能計算邏輯，用以計算該性能損失作為用於服務該事件的性能損失。
  10. 如申請專利範圍第9項之處理器，其中，該事件係一中斷事件。
  11. 一種增進具多處理核心之處理器系統之加速性能之方法，該方法包含： 若非主動核心閒置以使用該閒置核心的可用功率及熱餘裕，則增加主動核心的操作頻率；回應一事件而計算喚醒性能損失(WPL)及主動性能損失(APL)；以及若該WL小於該APL，則增加該主動核心的該操作頻率以運送電力來喚醒休眠核心。
  12. 如申請專利範圍第11項之方法，其中，該喚醒及主動性能損失被計算作為用於服務該事件的性能損失。
  13. 如申請專利範圍第11項之方法，其中，根據與該主動核心相關聯之操作頻率的減少，及正由該主動核心所執行之程式的頻率可擴充性因數，來決定該WPL。
  14. 如申請專利範圍第13項之方法，其中，根據用以執行服務該事件之任務的處理時間的總計，及與正由該主動核心所執行之程式相關聯的使用率值，來決定該APL。
  15. 如申請專利範圍第11項之方法，其中，該休眠核心係處於一由進階組態與電源介面(ACPI)規格所定義的休眠狀態。
  16. 如申請專利範圍第15項之方法，其中，該休眠核心係處於一ACPI C1狀態。
  17. 如申請專利範圍第15項之方法，其中，該休眠核心係處於一ACPI C3狀態。
  18. 如申請專利範圍第11項之方法，其中，該事件係一中斷事件。
  19. 如申請專利範圍第18項之方法，其中，該事件係一來自磁碟機的中斷事件。
  20. 如申請專利範圍第18項之方法，其中，該事件係一來自網路卡的中斷事件。
  21. 如申請專利範圍第18項之方法，其中，該事件係一來自輸入/輸出裝置的中斷事件。
  22. 一種具多處理核心之處理器系統，該系統包含：記憶體，耦合到該等多處理核心以保持要被該等多處理核心執行的程式；加速模式邏輯，用以若非主動核心閒置以使用該閒置核心的可用功率及熱餘裕，則增加主動核心的操作頻率；性能計算邏輯，用以回應一事件計算與在不同處理核心中之選擇相關聯的性能損失，不管是喚醒性能損失(WPL)或主動性能損失(APL)；任務路由邏輯，用以接收該事件導致的任務，及用以根據該相關聯的性能損失來選擇是否該主動核心或該等多處理核心的一休眠核心要完成該任。
  23. 如申請專利範圍第22項之處理器系統，其中，計算該喚醒及主動性能損失作為用於服務該事件的性能損失。
  24. 如申請專利範圍第22項之處理器系統，其中，根據與該主動核心相關聯之操作頻率的減少，及正由該主動核心所執行之程式的頻率可擴充性因數，來決定該WPL。
  25. 如申請專利範圍第24項之處理器系統，其中，根據用以執行任務之處理時間的總計，及與正由該主動核心所執行之該程式相關聯的使用率值，來決定該APL。
  26. 如申請專利範圍第22項之處理器系統，其中，該系統記憶體儲存有關正由該主動核心所執行之該程式的頻率可擴充性因數的資訊。
  27. 如申請專利範圍第26項之處理器系統，其中，該系統記憶體儲存有關當該主動核心自一加速模式轉移出時的操作頻率之減少的資訊。
  28. 如申請專利範圍第22項之處理器系統，其中，該系統記憶體儲存有關用以執行服務該事件之任務之處理時間的總計的資訊。
  29. 如申請專利範圍第28項之處理器系統，包含：監測邏輯，用以收集有關處理該事件的處理時間的總計的資訊，以及用以提供與正由該主動核心所執行之該程式相關聯的使用率值。
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