TW201401782A

TW201401782A - 正反器電路

Info

Publication number: TW201401782A
Application number: TW102104232A
Authority: TW
Inventors: Hui-Ju Chang
Original assignee: Silicon Motion Inc
Priority date: 2012-06-28
Filing date: 2013-02-04
Publication date: 2014-01-01
Also published as: TWI517581B

Abstract

一種正反器電路包含有一輸入級電路、一中間級電路、一輸出級電路以及一設定/重置電路，其中該輸入級電路用來自一第一端點接收一第一訊號，並依據至少一控制訊號以選擇性地於一第二端點輸出對應於該第一訊號的一第二訊號；該中間級電路用來接收該第二訊號，並依據該至少一控制訊號以選擇性地於一第三端點輸出對應於該第二訊號的一第三訊號；該輸出級電路用來接收該第三訊號以輸出一輸出訊號；以及該設定/重置電路耦接於該第二端點以及該第三端點，用以接收一設定訊號以及一重置訊號，並選擇性地決定該第三端點之該第三訊號的電壓準位。

Description

正反器電路

本發明係有關於一種正反器電路，尤指一種類似真單相時脈(True Single Phase Clock，TSPC)架構且支援設定/重置(set/reset)功能的正反器電路。

在高速的鎖相迴路電路(Phase-locked loop)中，其除頻器(frequency divider)會需要對高頻的訊號(例如，1GHz以上)進行除頻操作，然而，若在不能使用先進製程的情況下，除頻器中所使用的正反器(flip-flop)並不適合使用標準元件的D型正反器來實現。

為了解決上述的問題，除頻器可以採用TSPC正反器來實作，TSPC正反器可以使用於高速電路，但為了避免不同相位的時脈訊號造成內部資料同時被拉為高電位及低電位的情形，TSPC正反器只能夠容許單一相位的觸發時脈，因此無法具有設定/重置的功能。

此外，在可以降低電磁干擾的展頻時脈(Spread Spectrum Clock，SSC)鎖相迴路電路中，由於除頻器的除數(divisor)需要一直改變以達到展頻的目的，且除頻器的除數越大，展頻的效果越好。因此，如何設計出一個可以應用於高速操作之除頻器，且具有設定/重置的功能的正反器電路，是一個重要的課題。

因此，本發明的目的之一在於提供一種正反器電路，其可以應用於高速操作之除頻器，且具有設定/重置的功能，以解決習知技術中的問題。

依據本發明一實施例，一種正反器電路包含有一輸入級電路、一中間級電路、一輸出級電路以及一設定/重置電路，其中該輸入級電路用來自一第一端點接收一第一訊號，並依據至少一控制訊號以選擇性地於一第二端點輸出對應於該第一訊號的一第二訊號；該中間級電路用來接收該第二訊號，並依據該至少一控制訊號以選擇性地於一第三端點輸出對應於該第二訊號的一第三訊號；該輸出級電路用來接收該第三訊號以輸出一輸出訊號；以及該設定/重置電路耦接於該第二端點以及該第三端點，用以接收一設定訊號以及一重置訊號，並選擇性地決定該第三端點之該第三訊號的電壓準位。

請參考第1圖，第1圖為依據本發明一實施例之鎖相迴路100的示意圖。如第1圖所示，鎖相迴路100包含有一相位頻率偵測器110、一低通濾波器120、一壓控震盪器130以及一除頻器140，其中鎖相迴路100為一高速鎖相迴路電路，其所產生的輸出時脈Vout具有GHz以上的頻率，且於本實施例中，鎖相迴路100為一展頻時脈鎖相迴路電路。

在鎖相迴路100的操作上，首先，相位頻率偵測器110比較一輸入訊號V_in與一回授訊號(亦即除頻器140所輸出的一除頻後訊號V_div)以產生一偵測結果V_PFD；接著，低通濾波器120對偵測結果V_PFD進行濾波以產生一控制訊號V_C；接著，壓控震盪器130依據控制訊號V_C以產生輸出時脈V_out；最後，除頻140器依據一展頻時脈控制訊號V_SSC來調整其除數，以對輸出時脈V_out進行除頻操作以產生除頻後訊號V_div。

於本實施例中，鎖相迴路100僅具有一個除頻器140，且除頻器140具有高的除數，舉例來說，假設輸出時脈V_out的頻率是3GHz，輸入訊號V_in的頻率是25MHz，則除頻器140的除數則為120。此外，除頻器140會依據展頻時脈控制訊號V_SSC來控制其除數在120左右持續改變，以達到展頻的目的。

除頻器140在實作上會包含多個正反器電路及/或相關的其他電路，由於使用正反器來實作除頻器140的方法為本領域中具有通常知識者所熟知，故細節在此不予贅述。以下將說明除頻器140中所使用之一正反器的電路架構。

請參考第2圖，第2圖為依據本發明一實施例之正反器電路200的示意圖。如第2圖所示，正反器電路200連接至兩個供應電壓V_DD 與V_SS，且包含有一輸入級電路210、一中間級電路220、一輸出級電路230、一設定/重置電路240以及一控制電路250，其中輸入級電路210包含有一個反相器(電晶體M2與M3)以及兩個開關(亦即電晶體M1與M4)，中間級電路220包含有一個反相器(電晶體M8與M9)以及兩個開關(亦即電晶體M7與M10)，輸出級電路230包含有電晶體M12~M17，設定/重置電路240包含有電晶體M5、M6及M11，而控制電路250包含有一邏輯閘252、一反相器254以及一緩衝器256。正反器電路200之內部元件的連接方式可參見第2圖，故於說明書中不再贅述。

正反器電路200可以操作於兩種不同的模式，亦即一第一模式與一第二模式，而正反器電路200是藉由控制電路250所接收的一啟動訊號V_START來決定正反器電路200要操作於哪一種模式。於第2圖所示之實施例及以下的敘述中，當啟動訊號V_START為“1”時，正反器電路200操作於該第一模式，以使得正反器電路200是依據一設定訊號S、一重置訊號R與設定訊號S的一反相訊號SB來決定輸出訊號Q；另外，當啟動訊號V_START為“0”時，正反器電路200操作於該第二模式，此時，正反器電路200係作為一D型正反器以依據一第一訊號(資料訊號)D來產生輸出訊號Q。以下將分別敘述正反器電路200操作於該第一模式與該第二模式的細節。

請同時參考第2圖與第3圖，第3圖為當正反器電路200操作於該第一模式的示意圖。當正反器電路200操作於該第一模式時，啟動訊號V_START為“1”，因此，邏輯閘252的輸出會永遠是“0”，而使得控制電路250所輸出的兩個控制訊號CLK_DFF與CLKB_DFF分別為“1”與“0”。

由於控制訊號CLK_DFF與CLKB_DFF分別為“1”與“0”，因此，此時第3圖所示的電晶體M1、M4與M7均被關閉(不導通)，而電晶體M10與M15則為開啟(導通)(第3圖中被關閉的開關(電晶體)被標記“X”)。由於輸入級電路210中的電晶體M1與M4均被關閉，因此，第一級電路210中的反相器(M2與M3)無法對第一訊號D進行反相操作，亦即輸入級電路210係阻斷第一端點N1與第二端點N2的連接，此時正反器電路200之輸出訊號Q便可以完全由設定訊號S、重置訊號R與反相訊號SB來決定，而不會受到第一訊號D的影響。詳細來說，當設定訊號S、重置訊號R與反相訊號SB分別為“1”、“0”、“0”時，電晶體M6與M11均被關閉，而電晶體M5則為開啟，故此時第二端點N2上的第二訊號V₂為“1”，中間級電路220中的反相器(M8與M9)接著對第二訊號V₂進行反相操作，以輸出第三訊號V₃(數位邏輯“0”)至第三端點N3，而輸出級電路230接著接收第三訊號V₃以產生輸出訊號Q。另外，當設定訊號S、重置訊號R與反相訊號SB分別為“0”、“1”、“1”時，電晶體M6與M11均被開啟，而電晶體M5則為關閉，故此時第二端點N2上的第二訊號V₂為“0”，且由於電晶體M7被關閉的緣故，中間級電路220不會產生第三訊號V₃；而第三訊號V₃則因為電晶體M11處於導通狀態而具有數位邏輯“1”，接著，輸出級電路230 接收第三訊號V₃以產生輸出訊號Q。

以下所示之表格簡要說明了當正反器電路200操作於該第一模式時，各個訊號的數位邏輯值的示意圖：

如上所述，當正反器電路200操作於該第一模式時，控制電路250產生控制訊號CLK_DFF與CLKB_DFF來阻斷第一訊號D，以使得第二端點N2上的第二訊號V₂不會受到第一訊號D的影響，即使控制訊號CLK_DFF與CLKB_DFF之間有偏移(skew)的情況發生，第二端點N2上的第二訊號V₂也只會短暫地被第一訊號D所影響而可以被視為暫時的突波(glitch)。此外，由於設定訊號S與重置訊號R為穩定值，故等控制訊號CLK_DFF與CLKB_DFF之間的偏移消失後，第二端點N2上的第二訊號V₂即可回復到正常狀態。

另外，請同時參考第2圖與第4圖，第4圖為當正反器電路200操作於該第二模式的示意圖。當正反器電路200操作於該第二模式時，啟動訊號V_START為“0”，因此，邏輯閘252的輸出就等於是時脈訊號CLK的反相訊號，因此，控制電路250所輸出的控制訊號CLK_DFF實質上等於時脈訊號CLK(有部分的延遲)，而控制訊號CLKB_DFF實質上等於時脈訊號時脈訊號CLK的反相訊號(有部分的延遲)。另外，設定訊號S、重置訊號R與反相訊號SB會分別被設為“1”、“1”、“0”，以使得電晶體M5、M6與M11均處於關閉狀態(第4圖中被關閉的開關(電晶體)被標記“X”)。

當正反器電路200操作於該第二模式時，正反器電路200的操作實質上等於一個D型正反器，詳細來說，假設當D=0、CLK_DFF=0時輸入級電路210執行資料送入的動作(此時第二訊號V₂會等於“1”)，且當CLK_DFF=1執行資料後送的動作(亦即中間級電路220對第二訊號V₂進行反相操作以產生第三訊號V₃，而接著輸出級電路230依據第三訊號V₃以產生輸出訊號Q)，則由於第一訊號D=0時電晶體M3已經關閉，因此即使控制訊號CLK_DFF與CLKB_DFF之間有偏移，第4圖所示的路徑A也永遠不會導通，因此第二訊號V₂與輸出訊號Q並不會受到影響。另一方面，假設當D=1、CLK_DFF=0、CLKB_DFF=1時輸入級電路210執行資料送入的動作(此時第二訊號V₂會等於“0”且第三訊號V₃等於“1”)，且當CLK_DFF=1執行資料後送的動作(亦即輸出級電路230依據第三訊號V₃以產生輸出訊號Q)，則由於第一訊號D=1時電晶體M2已經關閉，因此即使控制訊號CLK_DFF與CLKB_DFF之間有偏移，第4圖所示的路徑A也永遠不會導通，因此第二訊號V₂與輸出訊號Q並不會受到影響。

以下所示之表格簡要說明了當正反器電路200操作於該第二模式時，各個訊號的數位邏輯值的示意圖：

如上所述，當正反器電路200操作於該第二模式時，正反器電路200的操作實質上等於一個D型正反器，且由於路徑A永遠不會同時導通，因此，即使控制訊號CLK_DFF與CLKB_DFF之間有偏移也不會影響到輸出訊號Q的電壓準位。

另外，需注意的是，第2圖中所示之控制單元250中的電路架構僅為一範例說明，而並非作為本發明的限制，只要當正反器電路200操作於該第一模式時，控制訊號CLK_DFF與CLKB_DFF分別等於“1”與“0”，且當正反器電路200操作於該第二模式時，控制訊號CLK_DFF實質上等於時脈訊號CLK，且控制訊號CLKB_DFF實質上等於時脈訊號CLK的反相訊號，本領域中具有通常知識者應可以了解如何在上述條件下使用不同的邏輯電路來產生控制訊號CLK_DFF與CLKB_DFF，而這些設計上的變化均應隸屬於本發明的範疇。

另外，第2圖中所示之輸入級電路210、中間級電路220、輸出級電路230以及設定/重置電路240中的電路架構亦僅為一範例說明，而並非作為本發明的限制。本領域中具有通常知識者在閱讀過上述揭露說明之後，應可了解只要當正反器電路200操作於該第一模式時，輸入級電路210會阻斷第一端點N1與第二端點N2之間的連接(亦即第一訊號D不會影響到第二訊號V2)，且輸出訊號Q是依據設定訊號S、重置訊號R來產生的；以及當正反器電路200操作於該第二模式時，正反器電路200係作為一D型正反器，且第4圖所示之路徑A永遠不會完全導通，第2圖中所示之電路架構可以作適當的變化，而這些設計上的變化均應隸屬於本發明的範疇。

簡要歸納本發明，於本發明之正反器電路中，正反器電路可以操作於兩種模式，其中第一模式可以讓正反器電路具有設定/重置的功能，而第一模式則可以讓正反器電路作為一D型正反器；此外，本發明之正反器電路係由兩個不同相位的時脈訊號所控制(亦即第2圖所示的控制訊號CLK_DFF與CLKB_DFF)，且不論這兩個時脈訊號之間是否有相位偏移，正反器電路之輸出訊號也不會受到影響。因此，本發明之正反器電路可以應用於高速之展頻時脈鎖相迴路電路中的除頻器中，而使得除頻器具有很好的品質表現。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧鎖相迴路

110‧‧‧相位頻率偵測器

120‧‧‧低通濾波器

130‧‧‧壓控震盪器

140‧‧‧除頻器

200‧‧‧正反器電路

210‧‧‧輸入級電路

220‧‧‧中間級電路

230‧‧‧輸出級電路

240‧‧‧設定/重置電路

250‧‧‧控制電路

252‧‧‧邏輯閘

254‧‧‧反相器

256‧‧‧緩衝器

M1~M17‧‧‧電晶體

N1‧‧‧第一端點

N2‧‧‧第二端點

N3‧‧‧第三端點

第1圖為依據本發明一實施例之鎖相迴路的示意圖。

第2圖為依據本發明一實施例之正反器電路的示意圖。

第3圖為當第2圖所示之正反器電路操作於第一模式的示意圖。

第4圖為當第2圖所示之正反器電路操作於第二模式的示意圖。