TW201347473A - 具交換器電路之伺服器 - Google Patents

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Abstract

一實施例可包含至少一伺服器處理器，該至少一伺服器處理器可至少部分地控制伺服器交換器電路資料及控制層處理。該至少一處理器可包含至少一快取記憶體，該至少一快取記憶體能夠參與涉及該伺服器的至少一組件之至少一資料傳輸。可以跳過伺服器系統記憶體參與之方式執行該至少一資料傳輸。該交換器電路可經由通訊鏈路而在通訊上被耦合到該至少一處理器以及到至少一節點。該至少一處理器可至少部分地選擇將被該等鏈路使用的至少一通訊協定。該交換器電路可至少部分地經由該等鏈路中之至少一鏈路而轉送至少一被接收的封包。許多修改也是可能的。

Description

具交換器電路之伺服器
本發明之揭示係有關一種包含交換器電路之伺服器。
在傳統的網路配置中，一伺服器被耦合到一交換器。該交換器被耦合到各用戶端裝置。該伺服器經由且/或使用該交換器將應用及網路管理服務提供給該等用戶端裝置。
該伺服器通常係基於開放式及/或一般用途處理器架構，且該交換器係基於專屬、特殊用途、及/或特定應用架構。因此，被用來將該伺服器程式化之程式語言、技術、介面、及/或技巧通常不相容於被用來將該交換器程式化之程式語言、技術、介面、及/或技巧。因而可能顯著地增加了程式化、修改、及/或維護此種傳統配置時所涉及的工作量及/或費用。
在此種傳統的配置中，該伺服器及該交換器分別建構經由一或多個網路鏈路而被耦合在一起之各別的不同網路節點。在該伺服器中，該一或多個網路鏈路被耦合到一網路介面控制器。該網路介面控制器係經由一互連系統而被耦合到該伺服器之處理器及系統記憶體。將要自該處理器傳輸到該交換器之資料儲存在該系統記憶體，且由該網路介面控制器經由該互連系統而自該系統記憶體擷取該等資料，且在擷取了該等資料之後，該網路介面控制器將該等 資料經由該一或多個網路鏈路而傳輸到該交換器。一反向的程序被用來將資料亦該交換器傳輸到該處理器。這些資料傳輸程序涉及大量的延遲及/或協定處理(例如，為了處理該等網路鏈路及該互連系統採用之不同的協定)。
第1圖示出一系統實施例100。系統100可包含一或多個網路101。一或多個網路101可包含一或多個伺服器10，該一或多個伺服器10可經由一或多個(且在本實施例中為複數個)通訊鏈路50A...50N而在通訊上被耦合到一或多個(且在本實施例中為複數個)網路節點20A...20N。雖然為了圖式的清晰而並未在第1圖中示出，但是節點20A...20N可以是、包含、及/或在通訊上被耦合到一或多個異質網路130。
在該實施例中，術語"主機電腦"、"主機"、"伺服器"、"用戶端裝置"、"網路節點"、及"節點"可被互換地使用，且可意指諸如(但不限於)一或多個終端站、行動網際網路裝置、智慧型手機、媒體裝置、輸入/輸出(Input/Output；簡稱I/O)裝置、平板電腦、電器、中間站、網路介面、用戶端裝置、伺服器、及/或以上各項的一些部分。雖然可以單數形參照到伺服器10、網路130、網路101、以及每一節點20A...20N，但是我們應可了解：每一此種各別的組件在不脫離本實施例之情形下可包含複數個此種各別的組件。在該實施例中，網路可以是或 包含可至少部分地容許、促進、及/或允許兩個或更多個實體在通訊上被耦合在一起的任何機構、工具、模態、及/或以上各項的一部分。在該實施例中，異質網路可以是或包含其中包括兩個或更多個節點且該等兩個或更多個節點之各別的結構、操作、通訊協定、及/或其他特徵可至少部分地相互有所不同之一網路。此外，在該實施例中，如果一第一實體能夠將一或多個命令及/或資料傳輸到一第二實體，且/或能夠自該第二實體接收一或多個命令及/或資料，則該第一實體可"在通訊上被耦合"到該第二實體。在該實施例中，資料及資訊可被互換地使用，且可以是或包含一或多個命令(例如，一或多個程式指令，且/或一或多個此種命令可以是或包含資料及/或資訊。此外，在該實施例中，指令可包括資料及/或一或多個命令。在該實施例中，封包可以是或包含一或多個符號及/或值，例如，可以是、包含、由下列項目構成、及/或體現一或多個鏈路(及/或其他層級)框、交易、及/或資料實體。在該實施例中，通訊鏈路可以是或包含至少部分地能夠使及/或容許至少兩個實體在通訊上被耦合或成為在通訊上被耦合之任何機構。
在該實施例中，伺服器10可包含交換器電路56、一或多個(且在本實施例中為複數個)處理器30A...30N、電腦可讀取的/可寫入的記憶體70A...70N、電腦可讀取的/可寫入的記憶體21(記憶體21可以是或包含至少一或多個記憶體)、及/或儲存器(例如，該儲存器可以是或包含至少 一個或複數個儲存裝置)32。該等處理器30A...30N中之每一處理器可經由一或多個各別的通訊鏈路52A...52N而在通訊上被耦合到交換器電路56。儲存器32可經由一或多個通訊鏈路53而被耦合到交換器電路56。處理器30A...30N可在通訊上被耦合到(及/或包含)一或多個各別的本地記憶體70A...70N。記憶體21可經由一或多個通訊鏈路51而在通訊上被耦合到交換器電路56。
在該實施例中，該等處理器30A...30N中之每一處理器可以是或包含各別的多核心一般用途處理器，該多核心一般用途處理器可包括一或多個(且在本實施例中為複數個)各別的處理器/處理器核心快取記憶體。在該實施例中，一般用途處理器可以是一種能夠至少部分地被重新程式化以供被用來至少部分地執行一種類型以上的使用者應用之處理器，例如，可以是一般用途微處理器核心。在該實施例中，高階語言可以是比諸如微碼及/或機器碼高階的語言。例如，一或多個處理器30A可包含一或多個(且在本實施例中為複數個)一般用途處理器/處理器核心72A...72N、以及一或多個(且在本實施例中為複數個)相關聯的各別處理器快取記憶體62A...62N。該等處理器核心72A...72N中之每一處理器核心可與一或多個各別的快取記憶體62A...62N相關聯，或包含及/或在通訊上被耦合到一或多個各別的快取記憶體62A...62N。該等快取記憶體62A...62N中之每一快取記憶體可以是或包含各別的最後一階快取記憶體63A...63N。該等處理器 30A...30N中之每一處理器的各別結構及/或操作可以是實質上類似的或相同的；然而，在不脫離本實施例之情形下，此種處理器30A...30N中之兩個或更多個處理器的各別結構及/或操作可以是至少部分地不同的。此外，在不脫離本實施例之情形下，各別處理器的該等處理器核心中之兩個或更多個處理器核心可至少部分地共用一或多個快取記憶體及/或該快取記憶體的一些階層。同樣地，在不脫離本實施例之情形下，該等處理器中之兩個或更多個處理器可至少部分地共用記憶體70A...70N中之一或多個記憶體。
在該實施例中，"電路"可單獨地或以任何組合之方式包含諸如類比電路、數位電路、固線式(hardwired)電路、可程式電路、共處理器電路、狀態機電路、及/或可包含可被可程式電路執行的程式指令之記憶體。此外，在該實施例中，處理器、主機處理器、中央處理單元、處理器核心、核心、及控制器可分別包含能夠至少部分地執行一或多個算術及/或邏輯操作且/或能夠至少部分地執行一或多個指令之各別的電路。雖然該等圖式中並未示出，但是伺服器10及/或一或多個節點20A...20N可分別包含至少一圖形使用者介面系統，該至少一圖形使用者介面系統可包含能夠容許人類使用者將命令輸入到伺服器10、一或多個節點20A...20N、系統100、及/或以上各項的一或多個組件且監視伺服器10、一或多個節點20A...20N、系統100、及/或以上各項的一或多個組件的操作之諸如各別 的鍵盤、指向裝置、及顯示系統。
在該實施例中，記憶體、快取、及快取記憶體可分別包含下列類型的記憶體中之一或多種記憶體：半導體韌體記憶體、可程式記憶體、非揮發性記憶體、唯讀記憶體、電氣可程式記憶體、隨機存取記憶體、快閃記憶體、磁碟記憶體、光碟記憶體、及/或其他或後來被開發的電腦可讀取的及/或可寫入的媒體。在該實施例中，處理器及/或處理器核心的最後一階快取記憶體可以是或包含：(1)可被設置在與處理器及/或處理器核心相同的積體電路晶片、晶粒、基材、及/或微電子裝置中之一或多個記憶體；及/或(2)可在比該處理器及/或處理器核心存取一或多個其他記憶體的延遲時間短的延遲時間下被該處理器及/或處理器核心存取之一或多個記憶體。例如，在該實施例中，最後一階快取記憶體63A可被設置在與處理器30A及/或處理器核心72A相同的積體電路晶片、晶粒、基材、及/或微電子裝置中，且/或最後一階快取記憶體63A可在比(例如，比較及/或相對於)處理器30A及/或處理器核心72A存取一或多個其他記憶體的延遲時間短的延遲時間下被處理器30A及/或處理器核心72A存取。
在該實施例中，交換器電路(例如，交換器電路56)可以是或包含能夠至少部分地接收、至少部分地轉送、及/或至少部分地發送一或多個封包之電路。該交換器電路可以是(但不是必須)能夠至少部分地修改該一或多個封包而使該一或多個封包可諸如(1)至少部分地符合及/或相容於 一或多種協定，(2)至少部分地被定址到該一或多個封包的一或多個下一躍點(next hop)，及/或(3)至少部分地被加密。
在該實施例中，儲存器32可包含圖中未示出的大量儲存器。在該實施例中，儲存器(例如，儲存器32)可以是或包含資料可分別被儲存及/或擷取之一或多個裝置。此外，在該實施例中，大量儲存器可以是或包含能夠以非揮發之方式儲存資料的儲存器。例如，在該實施例中，大量儲存器可包括(但不限於)一或多個非揮發性機電、磁性、光學、及/或半導體儲存裝置。
一或多個機器可讀取的程式指令可至少部分地被儲存在諸如記憶體21、一或多個記憶體70A...70N、及/或一或多個快取記憶體62A...62N。在伺服器10之操作中，該等處理器30A...30N中之一或多個處理器、處理器30A...30N中包含的該等處理器核心中之一或多個處理器核心、交換器電路56、儲存器32、及/或以上各項的一或多個組件可存取及執行這些機器可讀取的指令。這些一或多個機器可讀取的指令被以此種方式存取及執行時，可導致在本說明書中被描述為在在系統100的該等組件中執行的及/或被系統100的該等組件執行的該等操作之被執行。例如，一或多個處理器30A...30N及/或處理器30A...30N中包含的一或多個處理器核心能夠存取記憶體21中儲存的資料及/或指令。
在該實施例中，實體的一部分或子集可包含該實體的 全部或少於全部。在該實施例中，集合可包含一或多個元素。此外，在該實施例中，程序、執行緒、常駐程式(daemon)、程式、驅動程式、作業系統、應用程式、核心、及/或虛擬機器監視器可分別(1)至少部分地包含一或多個操作及/或程式指令，且/或(2)至少部分地導致及/或至少部分地起因於一或多個操作及/或程式指令的執行。
如將於下文中說明的，取決於伺服器10及/或交換器電路56可選擇的特定組態，交換器電路56可根據可符合及/或相容於PCI Express®互連協定的一或多種通訊協定而經由鏈路52A...52N及/或53交換資料及/或命令。也取決於伺服器10及/或交換器電路56可選擇的特定組態，交換器電路56可根據可符合及/或相容於乙太網路協定及/或傳輸控制協定/網際網路協定(Transmission Control Protocol/Internet Protocol；簡稱TCP/IP)的一或多種通訊協定而經由鏈路50A...50N交換資料及/或命令。例如，PCI Express®互連協定可符合及/或相容於2010年11月18日發佈之PCI-SIG PCIe Base 3.0 Specification。此外，例如，乙太網路協定可符合及/或相容於2008年12月26日發佈之電機及電子工程師協會(Institute of Electrical and Electronics Engineers,Inc.；簡稱IEEE)Std.802.3-2008。此外，例如，TCP/IP協定可符合及/或相容於1981年9月發佈之網際網路工程工作小組(Internet Engineering Task Force；簡稱IETF)Request For Comments(RFC)791及793中述及的協定。可在不脫離本實施例之情形下，將許多不 同的、額外的、及/或其他的協定(例如，前文所述的、相關的、及/或其他的協定之較早及/或較晚被開發出之版本用於該資料及/或命令交換)。
因此，在該實施例中，鏈路52A...52N及/或53可以是、包含、或被包含於可使用一或多種通訊協定之一組鏈路，而鏈路50A...50N可以是、包含、或被包含於可使用一或多種其他的及/或(至少部分地)不同的通訊協定之另一組鏈路。
於操作中，被(及/或將被)包含在伺服器10中之處理器30A...30N的一或多個處理器(例如，一或多個處理器30A)可至少部分地控制被(及/或將被)包含在伺服器10中之交換器電路56的資料層(data plane)處理及控制層處理。此外，於操作中，一或多個處理器30A可包含一或多個快取記憶體(例如，一或多個快取記憶體62A)，該一或多個快取記憶體可參與可能涉及伺服器10的至少一組件(例如，交換器電路56)之一或多個資料傳輸。可以一種跳過(例如，整個跳過或至少部分地跳過)伺服器10的系統記憶體(例如，記憶體21及/或記憶體70A...70N)參與之方式執行這些一或多個資料傳輸。此外，於操作中，一或多個處理器30A可選擇至少部分的通訊協定，其可被用來執行鏈路52A...52N、53、及/或50A...50N中之、及/或由鏈路52A...52N、53、及/或50A...50N執行之、及/或經由鏈路52A...52N、53、及/或50A...50N之資料及/或命令交換。此外，於操作中，交換器電路56可經由這 些鏈路52A...52N、53、及/或50A...50N中之一或多個鏈路而至少部分地轉送可被交換器電路56接收之一或多個封包65。
在該實施例中，資料層處理可包含可能與至少部分地執行、決定、促進、構成、及/或參與封包轉送及/或路由有關之處理，例如，可包含與至少部分地根據一或多個轉發表(forwarding table)及/或路由表(routing table)及/或演算法而決定將要轉送及/或發送一封包的方式及/或路徑有關之處理。在該實施例中，控制層處理可包含可進行及/或促進資料層處理之處理，例如，可包含可能與至少部分地執行、決定、促進、構成、及/或參與下列步驟有關之處理：(1)至少部分地產生及/或建構一或多個此種轉發表及/或路由表；及/或(2)至少部分地決定及/或發現網路及/或路徑拓撲。在該實施例中，資料及/或控制層處理可至少部分地導致及/或執行諸如負載平衡、安全處理、鑑別處理、及/或加密處理。
例如，交換器電路56可包含可至少部分地被處理器30A...30N中之一或多個處理器控制的封包交換器電路82及/或直接記憶體存取(Direct Memory Access；簡稱DMA)控制器電路83。此外，交換器電路56可包含一或多個(且在本實施例中為複數個)埠90A...90N、92、及/或96A...96N，且能夠根據處理器30A...30N中之一或多個處理器提供給交換器電路56之一或多個命令而使該等埠選擇性地相互合併(在此種方式下，與一或多個其他此 種埠合併)及/或配置，而產生將配合鏈路52A...52N、53、及/或50A...50N而被使用之一或多個介面110A...110N、112、及/或113A...113N。處理器30A...30N中之一或多個處理器藉由適當地控制諸如交換器電路56的這些介面、埠、電路82、及/或電路83，而可以一種至少部分地選擇、控制、及/或管理涉及及/或有關交換器電路56、鏈路52A...52N、53、50A...50N、埠90A...90N、92、96A...96N、及/或介面110A...110N、112、113A...113N的下列參數及/或特性之方式選擇及/或配置交換器電路56的這些及/或其他組件：(1)這些組件可採用及/或使用之各別的通訊協定、(2)這些組件可適應及/或使用之各別的資料大小/寬度/線路速率(line rate)、(3)這些組件的各別通訊方式(單工(simplex)或雙工(duplex)等的方式)、(4)被使用的互連之各別類型(例如，記憶體同調(memory coherent)或記憶體非同調(memory non-coherent)等的類型)、(5)被採用的轉發表及/或路由表及/或處理演算法、(6)處理器30A...30N與交換器電路56間之資料傳輸是間接的(例如，經由經由伺服器主系統記憶體21)或藉由寫到最後一階快取記憶體63A...63N或自最後一階快取記憶體63A...63N讀取而是直接的、及/或(7)其他的及/或額外的參數、特徵、及/或特性(例如，為了至少部分地促進將於下文中述及的一或多種用法及/或網路模型/環境之實施)。
例如，藉由提供此種適當的控制及/或管理，埠90A 及/或90B可被合併及/或配置，而產生將配合一或多個鏈路52A及/或PCI Express®(例如，非同調的)互連協定而使用之一或多個介面110A，而一或多個埠90N及/或92可被配置，而分別產生將亦可利用PCI Express®(例如，非同調的)互連協定之介面110N及/或112。然而，至少部分地由於該合併及/或配置，一或多個介面110A及/或一或多個鏈路52A可在比埠90N及/或92及/或介面110N及/或112可操作的線路速率及/或資料寬度高的線路速率及/或資料寬度上操作。
此外，例如，藉由提供此種適當的控制及/或管理，埠96A及/或96B可被合併及/或配置，而產生將配合一或多個鏈路50A及/或TCP/IP及/或乙太網路協定而使用之一或多個介面113A，而一或多個埠96N及可被配置，而產生將亦可利用TCP/IP及/或乙太網路協定之一或多個介面113N。然而，至少部分地由於該合併及/或配置，一或多個介面113A及/或一或多個鏈路50A可在比一或多個埠96N及/或一或多個介面113N可操作的線路速率及/或資料寬度高的線路速率及/或資料寬度上操作。
可至少部分地經由DMA控制器電路83執行交換器電路56與處理器30A...30N及/或儲存器32間之資料傳輸。可至少部分地經由封包交換器電路82執行交換器電路56與節點20A...20N間之資料傳輸。
取決於處理器30A...30N中之一或多個處理器為交換器電路56選擇的參數及/或特性，可以一種跳過系統記 憶體21的參與而直接存取處理器30A...30N中之一或多個處理器的一或多個快取記憶體及/或最後一階快取記憶體之方式執行處理器30A...30N中之一或多個處理器及/或交換器電路56間之一或多個資料傳輸。例如，在該實施例中，可以此種方式執行伺服器10的一或多個組件(例如，處理器30A...30N中之一或多個處理器)與伺服器10的一或多個其他組件(例如，可以是、包含、及/或被包含在交換器電路56中之一或多個1/0裝置間之資料傳輸，以便減少延遲，增加傳輸率(throughput)，減少功率消耗，且/或改善效率。可在不涉及(或實質上不涉及)系統記憶體21的中間儲存之情形下，經由自交換器電路56至處理器30A...30N中之一或多個處理器及/或其中包含的一或多個處理器核心的一或多個快取記憶體及/或最後一階快取記憶體之一直接(或幾乎直接)路徑執行該資料傳輸。為了實現這些及/或其他的效益及/或優點，可針對進入及離開的資料傳輸而完全(或幾乎完全)利用快取記憶體及/或最後一階快取記憶體操作此種資料傳輸。此種資料傳輸可至少部分地涉及及/或導致可被用於暫態資料移動的快取列(cache line)之顯式無效(explicit invalidation)，因而減少了及/或最少化了記憶體寫回(write back)操作。例如，Vasudevan等人於2009年1月1日公告之美國專利公告編號2009/0006668A1 "Performing Direct Data Transactions With A Cache Memory"中述及了可在本實施例中被用來執行此種資料傳輸的技術之進一步的及/或其他的細節及/或優 點。當然，在不脫離本實施例之情形下，其他的及/或額外的技術可被用於及/或可執行交換器電路56與處理器30A...30N中之一或多個處理器間之資料傳輸。
例如，如果資料68及/或一或多個封包65是至少部分地進入到交換器電路56及/或伺服器10(例如，至少部分地被交換器電路56接收的一或多個封包65中可至少部分地取得及/或包含資料68)，則資料68可(在一或多個資料傳輸操作中及/或經由一或多個資料傳輸操作)可被DMA控制器電路83傳輸到及/或經由DMA控制器電路83而被傳輸到與一或多個處理器30A之一或多個處理器核心72A相關聯的最後一階快取記憶體63A及/或一或多個快取記憶體62A。在這些一或多個資料傳輸操作中，交換器電路56可被視為及/或可被涉及為資料68之產生者，且/或該一或多個處理器核心72A及/或一或多個處理器30A可被視為及/或可被涉及為資料68之消費者。在以此種方式傳輸此種資料68時，伺服器10中之其中包括(但不限於)涉及該一或多個資料傳輸操作的那些組件之該等組件都可以不至少部分地儲存(甚至是可以不至少部分地暫時地儲存)此種資料68於記憶體21中。替代地，在這些一或多個資料傳輸操作中，電路83可將資料68直接寫到(例如，在系統記憶體21不參與之情形下)一或多個快取記憶體62A及/或最後一階快取記憶體63A。如果資料68的量及/或大小超過了一或多個快取記憶體62A及/或最後一階快取記憶體63A中可用的儲存量，則可至少部分地將資料68的 至少一部分儲存在記憶體70A。
此外，例如，如果資料68及/或一或多個封包65是至少部分地自交換器電路56及/或伺服器10離開(例如，資料68將被包含在將至少部分地自交換器電路56發出到一或多個節點20A...20N的一或多個封包65中)，則資料68可先被一或多個處理器核心72A產生且被儲存在最後一階快取記憶體63A及/或一或多個快取記憶體62A。DMA控制器電路83可(在一或多個資料傳輸操作中及/或經由一或多個資料傳輸操作)將資料68自最後一階快取記憶體63A及/或一或多個快取記憶體62A傳輸到交換器電路56。在這些一或多個資料傳輸操作中，交換器電路56可被視為及/或可被涉及為資料68之消費者，且/或該一或多個處理器核心72A及/或一或多個處理器30A可被視為及/或可被涉及為資料68之產生者。在以此種方式傳輸此種資料68時，伺服器10中之其中包括(但不限於)涉及該一或多個資料傳輸操作的那些組件之該等組件都可以不至少部分地儲存(甚至是可以不至少部分地暫時地儲存)此種資料68於記憶體21中。替代地，在這些一或多個資料傳輸操作中，電路83可自一或多個快取記憶體62A及/或最後一階快取記憶體63A直接讀取資料68(例如，在系統記憶體21不參與之情形下)，且交換器電路56可產生及傳輸至少部分地包含資料68之一或多個封包65到一或多個節點20A...20N。如果資料68的量及/或大小超過了一或多個快取記憶體62A及/或最後一階快取記憶體63A中可 用的儲存量，則可至少部分地將資料68的至少一部分儲存在記憶體70A。
在該實施例中，取決於一或多個封包65被發出到一或多個節點20A...20N或自一或多個節點20A...20N接收一或多個封包65，封包交換器電路82可至少部分地將一或多個封包65轉送到一或多個節點20A...20N或至少部分地自一或多個節點20A...20N轉送一或多個封包65。在該實施例中，取決於該一或多個處理器30A是資料68的消費者或產生者，DMA控制器電路83可(在一或多個資料傳輸操作中及/或經由一或多個資料傳輸操作)至少部分地將資料68轉送到一或多個快取記憶體62A及/或最後一階快取記憶體63A或至少部分地自一或多個快取記憶體62A及/或最後一階快取記憶體63A轉送資料68。
系統100可至少部分地被用於及/或被用來實施一或多個應用模式(usage model)。例如，如第2圖所示，節點20A...20N可至少部分地對應於、被關聯到、包含、及/或被包含於一組伺服器202A...202N。該組伺服器202A...202N可至少部分地實施及/或被包含在一或多個分散式處理環境200。處理器30A...30N中之一或多個處理器(例如，一或多個處理器30A)可至少部分地控制伺服器202A...202N中之及/或之工作排程(例如，被以方塊204A...204N示意地示出的)及/或程序負載(例如，被以方塊206A...206N示意地示出的)。
在該實施例中，分散式處理環境可包含為了實施一或 多個特徵、結果、及/或功能而多個節點中至少部分地被執行的多個程序。在該實施例中，工作可包含一組程序。此外，在該實施例中，程序負載(1)可以至少部分地是、包含、及/或涉及分送、指派、及/或分配一些程序至多個節點及/或於多個節點之間以供執行，且/或(2)程序負載可至少部分地導致一或多個量的處理資源及/或其他資源被利用及/或消耗，及/或至少部分地按照要被利用及/或消耗之一或多個量的處理資源及/或其他資源而被指定。
可至少部分地在分散式處理環境200中被實施的及/或被分散式處理環境200實施的一或多個特徵、結果、及/或功能可根據諸如系統100的特定組態及/或應用模式而改變。處理器30A...30N中之一或多個處理器(例如，適當地控制交換器電路56的組態及/或操作以及伺服器202A~202N的工作排程及/或程序負載等的事項之處理器30A...30N中之這些一或多個處理器)可至少部分地選擇及/或控制系統100的特定組態及/或應用模式。
例如，至少部分地取決於至少部分地被處理器30A...30N中之一或多個處理器選擇的工作排程及/或程序負載，環境200中之該組伺服器202A...202N(單獨地或以與伺服器10的一或多個組件結合之方式)可至少部分地執行多個安全應用程式208A...208N，而至少部分地實施一或多個與安全相關的特徵、結果、及/或功能(例如，鑑別、病毒掃描、侵入保護/防止、網路資料安全/完整性功能等的功能)。替代地或額外地，至少部分地取決於由處理器 30A...30N中之一或多個處理器至少部分地選擇之工作排程及/或程序負載，環境200中之該組伺服器202A...202N(單獨地或以與伺服器10的一或多個組件結合之方式)可以至少部分地是、包含、及/或實施一或多個儲存目標及/或儲存目標程序210A...210N，以便至少部分地實施一或多個與儲存有關的特徵、結果、及/或功能。進一步替代地或額外地，至少部分地取決於由處理器30A...30N中之一或多個處理器至少部分地選擇之工作排程及/或程序負載，環境200中之該組伺服器202A...202N(單獨地或以與伺服器10的一或多個組件結合之方式)可以至少部分地是、包含、及/或實施一或多個異質網路130之一或多個閘道器212A...212N。
進一步替代地或額外地，處理器30A...30N中之一或多個處理器可至少部分地執行一或多個儲存目標程序210A...210N。在該組態中，交換器電路56、伺服器10、儲存器32、及/或這些儲存目標程序210A...210N可包含將要被(諸如一或多個節點20A...20N)存取的一或多個儲存目標。
在該實施例中，儲存目標可以是或包含(1)要被存取的邏輯、實體、及/或虛擬儲存器、及/或(2)用來促進該存取之電路。在該實施例中，存取可包含讀取及/或寫入。閘道器可至少部分地控制、管制、及/或管理對一或多個實體的存取。
進一步替代地或額外地，環境200可以至少部分地 是、包含、被含在、及/或實施軟體界定之網路環境300(請參閱第3圖)。一或多個環境300可包含一或多個應用程式集302，該一或多個應用程式集302可包含至少部分地被該組伺服器202A...202N執行之一或多個(且在本實施例中為複數個)使用者應用程式304A...304N。一或多個環境300亦可包含一或多個(且在本實施例中為複數個)軟體界定之網路控制器306A...306N。在該實施例中，處理器30A...30N及/或處理器30A...30N中包含的處理器核心中之一或多個(且在本實施例中為複數個)處理器及/或處理器核心可至少部分地實施該等控制器306A...306N。例如，處理器30A...30N及/或處理器30A...30N中包含的處理器核心執行之未被示出的程序可至少部分地導致該等處理器及/或處理器核心(單獨地或以與交換器電路56至少部分結合之方式)以控制器306A...306N之身分的方式操作及/或在控制器306A...306N之身分下工作。
替代地或額外地，如第4圖所示，控制器306A...306N可單獨地或以與一或多個各別的交換器配合(例如，包含一或多個各別的交換器電路56)之方式包含一或多個各別的處理器(例如，具有與一或多個處理器30A的結構類似的結構之處理器)。例如，一或多個控制器306A可包含可在通訊上被耦合到一或多個交換器402A之一或多個處理器400A，且/或可執行一或多個各別的控制器程序404A。此外，例如，一或多個控制器306N可包含可在通 訊上被耦合到一或多個交換器402N之一或多個處理器400N，且/或可執行一或多個各別的控制器程序404N。在該配置中，控制器306A...306N可以是或包含分散式軟體界定之網路控制器，該等網路控制器可操作而提供可在本地(在及/或經由被耦合到各別的交換器402A...402N的未被示出之各別一或多組本地伺服器)運行之各別的虛擬資源集區(resource pool)(例如，包含應用程式304A...304N)。控制器306A...306N的該操作可至少部分地起因於各別的處理器400A...400N對分散式控制器程序404A...404N之各別的執行。該等分散式控制器306A...306N可在該等控制器之間互動及/或協調該等控制器間之操作，以便取得、維持、及/或更新全資料中心範圍的網路規則/拓撲改變，且維持該整個軟體界定的網路環境之整體能見度。
在該實施例中，軟體界定之網路環境可以至少部分地是、包含、及/或實施可由諸如一或多個虛擬私有及/或公眾資料中心及/或服務網路等的一或多個軟體程序界定及/或實施之一或多個虛擬網路。在該實施例中，軟體界定之網路控制器可以至少部分地是或包含能夠至少部分地控制及/或管理至少部分地在一或多個軟體界定之網路環境中之、至一或多個軟體界定之網路環境之、及/或涉及一或多個軟體界定之網路環境之一或多個實體。
在第5圖所示的該實施例之一變形中，伺服器10可包含網路介面控制器(Network Interface Controller；簡稱 NIC)502，該NIC 502可經由一或多個通訊鏈路506而在通訊上被耦合到一或多個主機處理器12。一或多個主機處理器12可以是或包含一或多個一般用途處理器。NIC 502亦可被耦合到一或多個通訊鏈路50A...50N。在該變形中，系統記憶體21可在通訊上被耦合到一或多個主機處理器12。NIC 502可包含交換器電路56，交換器電路56係經由一或多個通訊鏈路504而在通訊上被耦合到一或多個處理器30A。在該變形中，一或多個主機處理器12可至少部分地控制該一或多個處理器30A。因此，在該實施例中，一或多個主機處理器12可至少部分地控制交換器電路56、鏈路506、504、及/或50A...50N、及/或一或多個處理器30A之組態及/或操作。在該變形中，交換器電路56可至少部分地根據一或多個處理器30A及/或一或多個主機處理器12提供的一或多個命令，而至少部分地將各封包分類及/或轉送到該一或多個處理器30A及/或一或多個主機處理器12。
因此，一實施例可包含至少一伺服器處理器，該至少一伺服器處理器可至少部分地控制伺服器交換器電路之資料及控制層處理。該至少一處理器可包含至少一快取記憶體，該至少一快取記憶體能夠參與涉及該伺服器的至少一組件之至少一資料傳輸。可以跳過伺服器系統記憶體參與之方式執行該至少一資料傳輸。該交換器電路可經由通訊鏈路而在通訊上被耦合到該至少一處理器以及到至少一節點。該至少一處理器可至少部分地選擇將被該等鏈路使用 的至少一通訊協定。該交換器電路可至少部分地經由該等鏈路中之至少一鏈路而轉送至少一被接收的封包。
在該實施例中，該伺服器處理器可以是或包含一或多個一般用途處理器，該一或多個一般用途處理器可至少部分地控制該交換器電路之組態及/或操作。有利之處在於：此種方式可使可被用來將該伺服器程式化之程式語言、技術、介面、及/或技巧也可大致相容於該交換器，且/或也能夠被用來將該交換器程式化。有利之處在於：此種方式可大幅減少程式化、修改、及/或維護本實施例的合併式伺服器及交換器時涉及的工作及/或費用量。進一步的有利之處在於：此種方式可大幅改善可採用本實施例的應用模式之程式化彈性，且/或增加可採用本實施例的應用模式之數目及類型。
此外，有利之處在於：在本實施例中，該交換器電路及一或多個處理器可被包含在網路中之單一各別的伺服器節點(例如，躍點)中，且/或該交換器電路可以一種可跳過伺服器系統的系統記憶體參與之方式將資料寫到處理器快取記憶體及/或自處理器快取記憶體讀取資料。有利之處在於：此種方式可大幅減少該實施例中之資料傳輸及/或轉移延遲、以及協定處理。進一步的有利之處在於：此種方式可讓先前可在交換器上運行的程式語言、技術、網路應用也能夠在交換器中及/或一般處理器程式環境中運行。許多其他的優點將是明顯的。
在不脫離本實施例之情形下，許多其他的及/或額外 的修改、變化、及/或替代也是可能的。因此，應將本實施例廣泛地視為包含所有此類替代、修改、及變化。
雖然已參照一些實施例而說明了前文中之實施方式，但是熟悉此項技術者將可易於了解該等實施例的許多替代、修改、及變化。因此，應廣泛地看待申請專利範圍所述的標的。
100‧‧‧系統
101‧‧‧網路
10‧‧‧伺服器
50A-50N，52A-52N，51，53，504，506‧‧‧通訊鏈路
20A-20N‧‧‧網路節點
130‧‧‧異質網路
56‧‧‧交換器電路
30A-30N，400A-400N‧‧‧處理器
21，70A-70N‧‧‧記憶體
72A-72N‧‧‧一般用途處理器/處理器核心
62A-62N‧‧‧快取記憶體
63A-63N‧‧‧最後一階快取記憶體
65‧‧‧封包
82‧‧‧封包交換器電路
83‧‧‧直接記憶體存取控制器電路
90A-90N，92，96A-96N‧‧‧埠
110A-110N，112，113A-113N‧‧‧介面
32‧‧‧儲存器
68‧‧‧資料
202A-202N‧‧‧伺服器
200‧‧‧分散式處理環境
204A-204N‧‧‧工作排程
206A-206N‧‧‧程序負載
208A-208N‧‧‧安全應用程式
210A-210N‧‧‧儲存目標程序
212A-212N‧‧‧閘道器
300‧‧‧軟體界定之網路環境
302‧‧‧應用程式集
304A-304N‧‧‧使用者應用程式
306A-306N‧‧‧控制器
402A-402N‧‧‧交換器
404A-404N‧‧‧控制器程序
502‧‧‧網路介面控制器
12‧‧‧主機處理器
若參照前文中之實施方式且參閱各圖式，將可易於了解各實施例之特徵及優點，在該等圖式中，相像的代號示出相像的零件，且其中：第1圖示出一系統實施例。
第2圖示出一實施例中之特徵。
第3圖示出一實施例中之特徵。
第4圖示出一實施例中之特徵。
第5圖示出一實施例中之特徵。
100‧‧‧系統
101‧‧‧網路
10‧‧‧伺服器
50N，52A-52N，51，53‧‧‧通訊鏈路
20A-20N‧‧‧網路節點
130‧‧‧異質網路
56‧‧‧交換器電路
30A-30N‧‧‧處理器
21，70A-70N‧‧‧記憶體
72A-72N‧‧‧一般用途處理器/處理器核心
62A-62N‧‧‧快取記憶體
63A-63N‧‧‧最後一階快取記憶體
65‧‧‧封包
82‧‧‧封包交換器電路
83‧‧‧直接記憶體存取控制器電路
90A-90N，92，96A-96N‧‧‧埠
110A-110N，112，113A-113N‧‧‧介面
32‧‧‧儲存器
68‧‧‧資料

Claims (25)

  1. 一種裝置，包含：一伺服器中包含的至少一處理器，該至少一處理器至少部分地控制該伺服器中包含的交換器電路之資料層處理及控制層處理，該至少一處理器包含參與涉及該伺服器的至少一組件的至少一資料傳輸之至少一快取記憶體，係以一種跳過該伺服器中之系統記憶體參與之方式執行該至少一資料傳輸，該交換器電路經由通訊鏈路而在通訊上被耦合到該至少一處理器以及到至少一節點，該至少一處理器至少部分地選擇將被該等鏈路使用的至少一通訊協定，該交換器電路至少部分地經由該等鏈路中之至少一鏈路而轉送被該交換器電路接收的至少一封包。
  2. 如申請專利範圍第1項之裝置，其中：該至少一資料傳輸涉及作為該至少一組件之該交換器電路，該交換器電路是在該至少一資料傳輸中被傳輸的資料之一產生者；該至少一資料傳輸涉及作為該資料的一消費者之該至少一處理器；該至少一處理器包含用來處理該資料之至少一處理器核心；該交換器電路包含封包交換器電路及直接記憶體存取控制器電路，該封包交換器電路至少部分地轉送該至少一封包，該直接記憶體存取控制器電路在該至少一資料傳輸中至少部分地將該資料轉送到該至少一處理器中之該至少 一快取記憶體；以及該至少一快取記憶體包含一最後一階快取記憶體。
  3. 如申請專利範圍第1項之裝置，其中：該至少一處理器包含複數個處理器，該等處理器中之每一處理器包含一各別的一般用途處理器，該各別的一般用途處理器包含至少一各別的處理器核心及至少一各別的快取記憶體；該至少一節點包含複數個節點；該交換器電路包含將要被選擇性地相互合併且被配置成產生將要配合該等鏈路而使用的介面之一些埠；該等鏈路包含一第一組鏈路及一第二組鏈路；以及該至少一通訊協定包含一第一通訊協定及一第二通訊協定，該第一通訊協定被該第一組鏈路使用，該第二通訊協定被該第二組鏈路使用，該第一通訊協定至少部分地不同於該第二通訊協定。
  4. 如申請專利範圍第1項之裝置，其中：該交換器電路在通訊上被耦合到一組伺服器；該組伺服器至少部分地實施至少一分散式處理環境；以及該至少一處理器至少部分地控制該至少一分散式處理環境中之該組伺服器的工作排程及程序負載。
  5. 如申請專利範圍第4項之裝置，其中：該分散式處理環境至少部分地實施下列各項中之至少一項： 至少一安全應用程式；至少一儲存目標；負載平衡；至少一異質網路之至少一閘道器；以及至少一軟體界定之網路環境。
  6. 如申請專利範圍第5項之裝置，其中該至少一軟體界定之網路環境包含至少一軟體界定之網路控制器及至少一應用程式集；該至少一處理器至少部分地實施該至少一軟體界定之網路控制器；以及該組伺服器至少部分地實施該至少一應用程式集。
  7. 如申請專利範圍第6項之裝置，其中：該至少一軟體界定之網路控制器包含複數個軟體界定之網路控制器；複數個處理器至少部分地實施該等控制器，而至少部分地執行一些控制器程序，該等處理器被耦合到複數個交換器；以及該至少一應用程式集包含至少部分地被該組伺服器執行之複數個應用程式。
  8. 如申請專利範圍第1項之裝置，其中：一網路介面控制器包含至少一處理器及該交換器電路；該至少一處理器至少部分地被至少一主機處理器控制；以及 該至少一主機處理器經由至少一其他的通訊鏈路而被耦合到該交換器電路。
  9. 一種方法，包含：由一伺服器中包含的至少一處理器至少部分地控制該伺服器中包含的交換器電路之資料層處理及控制層處理，該至少一處理器包含參與涉及該伺服器的至少一組件的至少一資料傳輸之至少一快取記憶體，係以一種跳過該伺服器中之系統記憶體參與之方式執行該至少一資料傳輸，該交換器電路經由通訊鏈路而在通訊上被耦合到該至少一處理器以及到至少一節點，該至少一處理器至少部分地選擇將被該等鏈路使用的至少一通訊協定，該交換器電路至少部分地經由該等鏈路中之至少一鏈路而轉送被該交換器電路接收的至少一封包。
  10. 如申請專利範圍第9項之方法，其中：該至少一資料傳輸涉及作為該至少一組件之該交換器電路，該交換器電路是在該至少一資料傳輸中被傳輸的資料之一產生者；該至少一資料傳輸涉及作為該資料的一消費者之該至少一處理器；該至少一處理器包含用來處理該資料之至少一處理器核心；該交換器電路包含封包交換器電路及直接記憶體存取控制器電路，該封包交換器電路至少部分地轉送該至少一封包，該直接記憶體存取控制器電路在該至少一資料傳輸 中至少部分地將該資料轉送到該至少一處理器中之該至少一快取記憶體；以及該至少一快取記憶體包含一最後一階快取記憶體。
  11. 如申請專利範圍第9項之方法，其中：該至少一處理器包含複數個處理器，該等處理器中之每一處理器包含一各別的一般用途處理器，該各別的一般用途處理器包含至少一各別的處理器核心及至少一各別的快取記憶體；該至少一節點包含複數個節點；該交換器電路包含將要被選擇性地相互合併且被配置成產生將要配合該等鏈路而使用的介面之一些埠；該等鏈路包含一第一組鏈路及一第二組鏈路；以及該至少一通訊協定包含一第一通訊協定及一第二通訊協定，該第一通訊協定被該第一組鏈路使用，該第二通訊協定被該第二組鏈路使用，該第一通訊協定至少部分地不同於該第二通訊協定。
  12. 如申請專利範圍第9項之方法，其中：該交換器電路在通訊上被耦合到一組伺服器；該組伺服器至少部分地實施至少一分散式處理環境；以及該至少一處理器至少部分地控制該至少一分散式處理環境中之該組伺服器的工作排程及程序負載。
  13. 如申請專利範圍第12項之方法，其中：該分散式處理環境至少部分地實施下列各項中之至少 一項：至少一安全應用程式；至少一儲存目標；至少一異質網路之至少一閘道器；以及至少一軟體界定之網路環境。
  14. 如申請專利範圍第13項之方法，其中：該至少一軟體界定之網路環境包含至少一軟體界定之網路控制器及至少一應用程式集；該至少一處理器至少部分地實施該至少一軟體界定之網路控制器；以及該組伺服器至少部分地實施該至少一應用程式集。
  15. 如申請專利範圍第14項之方法，其中：該至少一軟體界定之網路控制器包含複數個軟體界定之網路控制器；複數個處理器至少部分地實施該等控制器，而至少部分地執行一些控制器程序，該等處理器被耦合到複數個交換器；以及該至少一應用程式集包含至少部分地被該組伺服器執行之複數個應用程式。
  16. 如申請專利範圍第9項之方法，其中：一網路介面控制器包含至少一處理器及該交換器電路；該至少一處理器至少部分地被至少一主機處理器控制；以及 該至少一主機處理器經由至少一其他的通訊鏈路而被耦合到該交換器電路。
  17. 一種儲存了一或多個指令之電腦可讀取的記憶體，該一或多個指令被一機器執行時將導致一些操作的執行，該等操作包含：由一伺服器中包含的至少一處理器至少部分地控制該伺服器中包含的交換器電路之資料層處理及控制層處理，該至少一處理器包含參與涉及該伺服器的至少一組件的至少一資料傳輸之至少一快取記憶體，係以一種跳過該伺服器中之系統記憶體參與之方式執行該至少一資料傳輸，該交換器電路經由通訊鏈路而在通訊上被耦合到該至少一處理器以及到至少一節點，該至少一處理器至少部分地選擇將被該等鏈路使用的至少一通訊協定，該交換器電路至少部分地經由該等鏈路中之至少一鏈路而轉送被該交換器電路接收的至少一封包。
  18. 如申請專利範圍第17項之電腦可讀取的記憶體，其中：該至少一資料傳輸涉及作為該至少一組件之該交換器電路，該交換器電路是在該至少一資料傳輸中被傳輸的資料之一產生者；該至少一資料傳輸涉及作為該資料的一消費者之該至少一處理器；該至少一處理器包含用來處理該資料之至少一處理器核心； 該交換器電路包含封包交換器電路及直接記憶體存取控制器電路，該封包交換器電路至少部分地轉送該至少一封包，該直接記憶體存取控制器電路在該至少一資料傳輸中至少部分地將該資料轉送到該至少一處理器中之該至少一快取記憶體；以及該至少一快取記憶體包含一最後一階快取記憶體。
  19. 如申請專利範圍第17項之電腦可讀取的記憶體，其中：該至少一處理器包含複數個處理器，該等處理器中之每一處理器包含一各別的一般用途處理器，該各別的一般用途處理器包含至少一各別的處理器核心及至少一各別的快取記憶體；該至少一節點包含複數個節點；該交換器電路包含將要被選擇性地相互合併且被配置成產生將要配合該等鏈路而使用的介面之一些埠；該等鏈路包含一第一組鏈路及一第二組鏈路；以及該至少一通訊協定包含一第一通訊協定及一第二通訊協定，該第一通訊協定被該第一組鏈路使用，該第二通訊協定被該第二組鏈路使用，該第一通訊協定至少部分地不同於該第二通訊協定。
  20. 如申請專利範圍第17項之電腦可讀取的記憶體，其中：該交換器電路在通訊上被耦合到一組伺服器；該組伺服器至少部分地實施至少一分散式處理環境； 以及該至少一處理器至少部分地控制該至少一分散式處理環境中之該組伺服器的工作排程及程序負載。
  21. 如申請專利範圍第20項之電腦可讀取的記憶體，其中：該分散式處理環境至少部分地實施下列各項中之至少一項：至少一安全應用程式；至少一儲存目標；至少一異質網路之至少一閘道器；以及至少一軟體界定之網路環境。
  22. 如申請專利範圍第21項之電腦可讀取的記憶體，其中：該至少一軟體界定之網路環境包含至少一軟體界定之網路控制器及至少一應用程式集；該至少一處理器至少部分地實施該至少一軟體界定之網路控制器；以及該組伺服器至少部分地實施該至少一應用程式集。
  23. 如申請專利範圍第22項之電腦可讀取的記憶體，其中：該至少一軟體界定之網路控制器包含複數個軟體界定之網路控制器；複數個處理器至少部分地實施該等控制器，而至少部分地執行一些控制器程序，該等處理器被耦合到複數個交 換器；以及該至少一應用程式集包含至少部分地被該組伺服器執行之複數個應用程式。
  24. 如申請專利範圍第17項之電腦可讀取的記憶體，其中：一網路介面控制器包含至少一處理器及該交換器電路；該至少一處理器至少部分地被至少一主機處理器控制；以及該至少一主機處理器經由至少一其他的通訊鏈路而被耦合到該交換器電路。
  25. 如申請專利範圍第1項之裝置，其中：該系統記憶體包含被該至少一處理器存取之多個記憶體；以及該裝置包含在通訊上被耦合到該交換器電路之儲存器，該儲存器包含多個儲存元件。
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