TW201324857A - 發光二極體的製備方法 - Google Patents

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Abstract

本發明提供一種發光二極體的製備方法，包括以下步驟：提供一基底，所述基底具有一外延生長面；在所述外延生長面生長一第一半導體層；在所述第一半導體層遠離基底的表面形成複數M形三維奈米結構；在所述複數三維奈米結構表面形成一活性層及第二半導體層，所述活性層與第一半導體層接觸表面與所述複數三維奈米結構嚙合；蝕刻所述第二半導體層及活性層，暴露出第一半導體層的部份表面；在暴露的第一半導體層表面設置一第二電極與所述第一半導體層電連接；及設置一第二電極與所述第二半導體層電連接。

Description

發光二極體的製備方法
本發明涉及一種發光二極體的製備方法，尤其涉及一種具有三維奈米結構陣列的發光二極體的製備方法。
由氮化鎵半導體材料製成的高效藍光、綠光和白光發光二極體具有壽命長、節能、綠色環保等顯著特點，已被廣泛應用於大螢幕彩色顯示、汽車照明、交通訊號、多媒體顯示和光通訊等領域，特別是在照明領域具有廣闊的發展潛力。
傳統的發光二極體通常包括N型半導體層、P型半導體層、設置在N型半導體層與P型半導體層之間的活性層、設置在P型半導體層上的P型電極(通常為透明電極)及設置在N型半導體層上的N型電極。發光二極體處於工作狀態時，在P型半導體層與N型半導體層上分別施加正、負電壓，這樣，存在於P型半導體層中的電洞與存在於N型半導體層中的電子在活性層中發生複合而產生光子，且光子從發光二極體中射出。
然而，先前的發光二極體的製備方法製備的發光二極體發光效率不夠高，部份原因是由於先前方法製備的活性層與N型半導體層或P型半導體層之間的接觸面積較小，從而導致電洞與電子的複合密度較小，使得產生的光子數量較少，進而限制了發光二極體的應用。
有鑒於此，提供一光取出效率較高的發光二極體的製備方法實為必要。
一種發光二極體的製備方法，包括以下步驟：提供一基底，所述基底具有一外延生長面；在所述基底的外延生長面生長一第一半導體層；在所述第一半導體層表面設置一圖案化的掩膜層，所述圖案化的掩膜層包括複數條形凸起結構並排延伸，相鄰的條形凸起結構之間形成一溝槽，所述第一半導體層通過該溝槽暴露出來；蝕刻所述第一半導體層，在所述第一半導體層遠離基底的表面形成複數凹槽，使所述掩膜層中相鄰的複數條形凸起結構依次兩兩閉合；去除所述掩膜層，在所述第一半導體層遠離基底的表面形成複數M形三維奈米結構，從而形成一圖案化的表面；在所述複數三維奈米結構表面依次形成一活性層及第二半導體層，所述活性層與第一半導體層接觸的表面與所述第一半導體層圖案化的表面相嚙合；蝕刻所述第二半導體層及活性層，暴露出第一半導體層的部份表面；在暴露的第一半導體層表面設置一第一電極與所述第一半導體層電連接；及設置一第二電極與所述第二半導體層電連接。
一種發光二極體的製備方法，包括以下步驟：提供一基底，所述基底具有一外延生長面；在所述外延生長面生長一第一半導體層；在所述第一半導體層表面設置一圖案化的掩膜層，所述圖案化的掩膜層包括複數條形凸起結構並排延伸，相鄰的條形凸起結構之間形成一溝槽，所述第一半導體層通過該溝槽暴露出來；蝕刻所述第一半導體層，使所述掩膜層中相鄰的複數條形凸起結構依次兩兩閉合，形成複數三維奈米結構預製體；去除所述掩膜層，在所述第一半導體層遠離基底的表面形成複數M形三維奈米結構，從而形成以圖案化的表面；在所述複數三維奈米結構表面形成一活性層，所述活性層與第一半導體層接觸表面與所述圖案化的表面相嚙合，所述活性層遠離第一半導體層的表面進一步形成複數三維奈米結構；在所述活性層中三維奈米結構的表面生長一第二半導體層；蝕刻所述第二半導體層及活性層，暴露出第一半導體層的部份表面；在暴露的第一半導體層表面設置一第二電極與所述第一半導體層電連接；及設置一第二電極與所述第二半導體層電連接。
一種發光二極體的製備方法，包括以下步驟：提供一基底，所述基底具有一外延生長面；在所述外延生長面生長一第一半導體層；在所述第一半導體層表面設置一圖案化的掩膜層；蝕刻所述第一半導體層，形成複數三維奈米結構預製體；去除所述掩膜層，在所述第一半導體層遠離基底的表面形成複數三維奈米結構，從而形成一圖案化的表面；在所述複數三維奈米結構表面依次形成一活性層及第二半導體層，所述活性層的與第一半導體層接觸的表面與所述第一半導體層圖案化的表面相嚙合；蝕刻所述第二半導體層及活性層，暴露出第一半導體層的部份表面；在暴露的第一半導體層表面設置一第一電極與所述第一半導體層電連接；及設置一第二電極與所述第二半導體層電連接。
與先前技術相比較，本發明的發光二極體製備方法中，通過在所述活性層至少一表面形成複數三維奈米結構，因此增大了所述活性層與N型層及P型層之間的接觸面積，增大了電洞與電子的複合幾率，提高了複合密度，進而提高了所述發光二極體的發光效率，製備方法簡單，效率高。
為了對本發明作更進一步的說明，舉以下具體實施例並配合附圖進行詳細描述。
請參閱圖1，本發明第一實施例提供一種發光二極體10，其包括：一基底100、一第一半導體層110、一活性層120、一第二半導體層130、一第一電極112、一第二電極132。所述第一半導體層110、活性層120及第二半導體層130依次層疊設置於基底100的一側，所述第一半導體層110與所述基底100接觸設置。所述活性層120設置於第一半導體層110與第二半導體層130之間。所述第一電極112與所述第一半導體層110電連接。所述第二電極132與所述第二半導體層130電連接。所述第一半導體層110與活性層120接觸的表面形成一奈米圖形，所述活性層120與第一半導體層110接觸的表面具有與所述第一半導體層110的奈米圖形相嚙合的圖形。
所述基底100具有支撐的作用，所述基底100具有一支持外延生長的外延生長面101。所述基底100的厚度為300至500微米，所述基底100的材料可以為SOI(silicon on insulator，絕緣基底上的矽)、LiGaO2、LiAlO2、Al2O3、Si、GaAs、GaN、GaSb、InN、InP、InAs、InSb、AlP、AlAs、AlSb、AlN、GaP、SiC、SiGe、GaMnAs、GaAlAs、GaInAs、GaAlN、GaInN、AlInN、GaAsP、InGaN、AlGaInN、AlGaInP、GaP:Zn或GaP:N等。所述基底100的材料可根據所述需要生長的半導體層的材料進行選擇，所述基底100的材料與所述半導體層的材料具有較小的晶格失配及相近的熱膨脹係數，從而可以減少生長的半導體層中的晶格缺陷，提高其品質。本實施例中，所述基底100的厚度為400微米，其材料為藍寶石。
所述第一半導體層110設置於所述基底100的外延生長面101。所述第一半導體層110、第二半導體層130分別為N型半導體層和P型半導體層兩種類型中的一種。具體地，當該第一半導體層110為N型半導體層時，第二半導體層130為P型半導體層；當該第一半導體層110為P型半導體層時，第二半導體層130為N型半導體層。所述N型半導體層起到提供電子的作用，所述P型半導體層起到提供電洞的作用。N型半導體層的材料包括N型氮化鎵、N型砷化鎵及N型磷化銅等材料中的一種或幾種。P型半導體層的材料包括P型氮化鎵、P型砷化鎵及P型磷化銅等材料中的一種或幾種。所述第一半導體層110的厚度為1微米至5微米。本實施例中，第一半導體層110的材料為N型氮化鎵。
可選擇地，一緩衝層（圖未示）可以設置於基底100和第一半導體層110之間，並與基底100和第一半導體層110分別接觸，此時第一半導體層110靠近基底100的表面與緩衝層接觸。所述緩衝層有利於提高所述第一半導體層110的外延生長品質，減少晶格缺陷。所述緩衝層的厚度為10奈米至300奈米，其材料可以為氮化鎵或氮化鋁等。
本實施例中，所述第一半導體層110具有相對的第一表面（未標示）及第二表面（未標示），所述第一表面與所述基底100相鄰，所述第二表面為第一半導體層110中遠離基底100的表面。所述第二表面由其功能可區分為一第一區域（未標示）及第二區域（未標示），其中所述第一區域設置所述活性層120及所述第二半導體層130，所述第二區域設置所述第一電極112。
請一併參閱圖1及圖2，所述第一半導體層110的第二表面具有一奈米圖形，為一圖案化的表面，所述奈米圖形分佈於所述第一半導體層的第一區域。為了便於描述，將該第一半導體層110區分為一本體部份110a及一由該本體部份110a向遠離該本體部份110a方向延伸的一凸起部份110b，所述本體部份110a與該凸起部份110b通過一“介面”整體分開，所述介面形成所述本體部份110a的表面。可以理解，所述“介面”是為方便描述而假設的平面，該平面可平行於所述第一半導體層110的第一表面。所述凸起部份110b包括複數三維奈米結構113。所述複數三維奈米結構113以陣列形式設置，所述陣列形式設置指所述複數三維奈米結構113可以按照等間距排布、同心圓環排布等方式排列，形成所述圖案化的表面。所述相鄰的兩個三維奈米結構113之間的距離相等，為10奈米~1000奈米，優選為10奈米~30奈米。本實施例中，所述複數三維奈米結構113以等間距排列，且相鄰兩個三維奈米結構113之間的距離約為10奈米。
所述三維奈米結構113為一凸起結構，所述凸起結構為從所述第一半導體層110的本體部份110a向遠離所述本體部份110a的方向突出的凸起實體。所述三維奈米結構113與所述第一半導體層110的本體部份110a為一體成型結構，即所述三維奈米結構113與所述第一半導體層110的本體部份110a之間無間隔的形成一體結構。在平行於所述基底100表面的水平面內，所述複數三維奈米結構113的延伸方向相同，且在所述三維奈米結構113的延伸的方向上，所述三維奈米結構113的橫截面為一M形。換個角度說，所述複數三維奈米結構113為形成於本體部份110a上的複數條形凸起結構，該複數條形凸起結構向同一方向延伸，在沿所述延伸方向的橫截面為M形。
所述複數三維奈米結構113可在第一半導體層110的本體部份110a上以直線、折線或曲線的形式並排延伸，延伸方向平行於所述本體部份110a的表面。所述“並排”是指所述相鄰的兩個三維奈米結構113在延伸方向的任一相對位置具有相同的間距，該間距範圍為0奈米~200奈米。所述複數三維奈米結構113的延伸方向可以是固定的，也可以是變化的。當所述延伸方向固定時，所述複數三維奈米結構113以直線的形式並排延伸，在垂直於該延伸方向上，所述複數三維奈米結構113的橫截面均為形狀、面積一致的M形；當所述延伸方向變化時，所述複數三維奈米結構113可以折線或曲線的形式並排延伸，在所述延伸方向上的任意一點位置處，所述複數三維奈米結構113在該點的橫截面均為形狀、面積一致的M形。請一併參閱圖3，在本實施例中，所述三維奈米結構113為一條形凸起結構，所述複數三維奈米結構113在第一半導體層110的本體部份110a表面以陣列形式分佈，形成所述第一半導體層110的第二表面，該第二表面具有一奈米圖形，為一圖案化的表面。所述複數條形凸起結構基本沿同一方向延伸且彼此平行設置於所述本體部份110a。定義該複數條形凸起結構的延伸方向為X方向，垂直於所述凸起結構的延伸方向為Y方向。則在X方向上，所述條形凸起結構的兩端分別延伸至所述第一半導體層110的本體部份110a相對的兩邊緣，具體的，所述複數條形凸起可在本體部份110a表面以直線、折線或曲線的形式沿X方向延伸；在Y方向上，所述三維奈米結構113為一雙峰凸棱結構，所述複數條形凸起並排排列，且所述條形凸起的橫截面的形狀為M形，即所述三維奈米結構113為一M形三維奈米結構。
請一併參閱圖4，所述M形三維奈米結構113包括一第一凸棱1132及一第二凸棱1134，所述第一凸棱1132與第二凸棱1134的延伸方向相同且均沿X方向並排延伸。所述第一凸棱1132具有相交的兩棱面，即一第一棱面1132a及一第二棱面1132b，所述第一棱面1132a與第二棱面1132b相交形成所述第一凸棱1132的棱角。所述第一棱面1132a及第二棱面1132b可分別為平面，曲面或折面。本實施例中，所述第一棱面1132a及第二棱面1132b分別為平面。所述第一棱面1132a與所述本體部份110a的表面形成一定角度α，所述α大於0度小於等於90度。所述第一棱面1132a具有相對的兩端，一端與所述本體部份110a的表面相交接；另一端以α角向遠離該本體部份110a的方向延伸，並與所述第二棱面1132b相交。所述第二棱面1132b與所述本體部份110a的表面所形成的角度β大於0度小於等於90度，可與α相同或不同。所述第二棱面1132b具有相對的兩端，一端與所述第二凸棱1134相交，另一端向遠離本體部份110a的方向延伸並與所述第一棱面1132a相交，形成所述第一凸棱1132的棱角θ。所述棱角θ大於零度小於180度，優選的，所述棱角θ大於等於30度小於等於60度。
同樣，所述第二凸棱1134的結構與第一凸棱1132基本相同，包括一第一棱面1134a與第二棱面1134b，所述第一棱面1134a與第二棱面1134b分別向遠離本體部份110a的方向延伸，並相交形成所述第二凸棱1134的棱角。所述第二凸棱1134的所述第一棱面1134a一端與所述本體部份110a的表面相交接，另一端以角度α向遠離本體部份110a的方向延伸。所述第二棱面1134b具有相對的兩端，一端與所述第一凸棱1132中第二棱面1132b的一端在靠近本體部份110a的表面相交，從而形成三維奈米結構113的第一凹槽1136，另一端與所述第一棱面1134a相交於第二凸棱1134的棱角。所述複數三維奈米結構113在本體部份110a的表面並排排列，相鄰的三維奈米結構113之間形成一第二凹槽1138，故一個三維奈米結構113中的第二凸棱1134的第二棱面1134b和與其相鄰的另一個三維奈米結構113的第一凸棱1132的第一棱面1132a在所述本體部份110a的表面相交接形成所述第二凹槽1138。
所述第一凸棱1132與第二凸棱1134從第一半導體層110的本體部份110a表面向遠離本體部份110a表面延伸突出的高度不限，所述高度是指從所述本體部份110a表面至所述第一凸棱1132或所述第二凸棱1134的最高點之間的距離，所述第一凸棱1132與第二凸棱1134的高度可以相等或不相等，所述第一凸棱1132與第二凸棱1134的高度可為150奈米~200奈米。所述第一凸棱1132或所述第二凸棱1134的最高點的集合體可為直線形或非直線形線，如折線或曲線等，也即所述第一凸棱1132中所述第一棱面1132a與第二棱面1132b相交形成的線可為直線、折線或曲線等，同樣所述第二凸棱1134的所述第一棱面1134a與第二棱面1134b相交形成的線也可為直線、折線或曲線等。同一個三維奈米結構113中，第一凸棱1132的最高點與所述第二凸棱1134最高點之間的距離可為20奈米~100奈米。本實施例中，所述第一凸棱1132與第二凸棱1134的高度相同，均為180奈米，且最高點的集合形成一直線。所述第一凸棱1132及第二凸棱1134沿X方向延伸，在Y方向上，所述第一凸棱1132及第二凸棱1134橫截面的形狀可為梯形或錐形。本實施例中，所述第一凸棱1132及第二凸棱1134的橫截面為錐形。所述第一凸棱1132及第二凸棱1134的橫截面組合呈M形，即所述三維奈米結構113的橫截面為M形。所述第一凸棱1132與第二凸棱1134形成一雙峰凸棱結構。所述第一凸棱1132、第二凸棱1134及所述本體部份110a為一一體成型結構，即所述第一凸棱1132與所述第二凸棱1134之間無間隙或間隔，且與所述本體部份110a無間隙的結合。可以理解，由於工藝的限制及其他因素的影響，所述第一凸棱1132的第一棱面1132a與第二棱面1132b並非絕對的平面，可存在一定的誤差，因此第一棱面1132a與第二棱面1132b相交形成的棱角θ也並非一絕對的尖角，可能為一弧形角等其他形式，但所述棱角的具體形狀並不影響所述第一凸棱1132的整體結構，屬於本發明的保護範圍。同理，所述第二凸棱1134的棱角亦是如此。
同一個M形三維奈米結構113中，所述第一凸棱1132與第二凸棱1134之間，形成所述第一凹槽1136，所述第一凸棱1132中第二棱面1132b與所述第二凸棱1134中的第二棱面1134b作為第一凹槽1136的兩個側面，兩個側面相交處形成所述第一凹槽1136的底部。所述第一凹槽1136的延伸方向與所述第一凸棱1132或第二凸棱1134的延伸方向相同。所述第一凹槽1136橫截面形狀為V形，且所述複數第一凹槽1136深度h1均相等。所述第一凹槽1136的深度h1是指所述第一凸棱1132或第二凸棱1134的最高點到本體部份110a的表面的距離。在本體部份110a表面，所述複數三維奈米結構113彼此平行且等間距排列，相鄰的M形三維奈米結構113之間形成的所述第二凹槽1138，所述第二凹槽1138的延伸方向與所述三維奈米結構113的延伸方向相同。所述第二凹槽1138的橫截面為V形或倒梯形，在X方向上，所述橫截面的形狀及大小均基本相同。可以理解，由於工藝的限制或其他外界因素的影響，所述第一凹槽1136及第二凹槽1138橫截面的形狀、大小、深度並非絕對的相同，可存在一定的誤差，但該誤差並不影響所述橫截面的整體形狀及總體趨勢。所述第二凹槽1138的深度h2均相等，所述第二凹槽1138的深度h2是指所述第一凸棱1132或第二凸棱1134的最高點與所述本體部份110a之間的距離。所述第二凹槽1138的深度h2與第一凹槽1136的深度h1不同，可根據實際需要進行選擇。所述第二凹槽1138的深度h2大於所述第一凹槽1136的深度h1，進一步的，所述第一凹槽1136的深度h1與第二凹槽1138的深度h2的比值滿足：1:1.2≤h1:h2≤1:3。所述第一凹槽1136的深度h1可為30奈米~120奈米，所述第二凹槽1138的深度h2可為100奈米~200奈米。本實施例中，所述第一凹槽1136的深度h1為80奈米，所述第二凹槽1138的深度h2為180奈米。
所述M形三維奈米結構113的寬度λ可為100奈米~300奈米。所述三維奈米結構113的“寬度”是指所述M形三維奈米結構113在Y方向上延伸的最大長度。本實施例中，所述三維奈米結構113寬度是指在Y方向上，所述每一三維奈米結構113在所述本體部份110a表面擴展的長度。並且在遠離該本體部份110a表面的方向上，該長度逐漸減小，也即每一三維奈米結構中，第一凸棱1132與第二凸棱1134的最高點之間的距離，小於該三維奈米結構的寬度。所述複數三維奈米結構113可間隔分佈，任意兩個相鄰的三維奈米結構113之間具有相同的間距。所述間隔即形成所述第二凹槽1138。相鄰兩個三維奈米結構113之間的間距λ0可相等或不等。所述間距λ0隨所述第一凸棱1132或第二凸棱1134高度的增加而增加，隨其高度的減小而減小。在Y方向上，所述間距λ0也可逐漸變化，如逐漸變大或逐漸變小或週期性變化。相鄰兩三維奈米結構113之間的間距λ0可為0奈米~200奈米。當所述λ0為0時，所述第二凹槽1138橫截面的形狀為V形；當λ0大於0時，所述第二凹槽1138橫截面的形狀為倒梯形。在Y方向上，所述複數三維奈米結構113彼此平行設置於所述本體部份110a的表面，並且呈週期性分佈。所述三維奈米結構113的週期P可為100奈米~500奈米。進一步的，所述週期P、三維奈米結構113的寬度λ及相鄰兩三維奈米結構113之間的的間距λ0滿足如下關係：
P＝λ＋λ0。
所述週期P、三維奈米結構113的寬度λ及相鄰兩三維奈米結構113之間的的間距λ0的單位均為奈米。所述週期P可為一固定值，此時當所述λ0增加時，則λ相應減小；當λ0減小時，所述λ相應增加。進一步的，所述複數三維奈米結構113可以複數週期形成於所述本體部份110a表面，即部份三維奈米結構113以週期P排列，另一部份以週期P′（P′≠P）分佈。所述三維奈米結構113以多週期分佈時，可進一步擴展其應用前景。在本實施例中，所述P約為200奈米，所述λ約為190奈米，所述λ0約為10奈米。
所述活性層120設置於所述第一半導體層110第二表面的第一區域。優選地，所述活性層120和第一半導體層110的接觸面積與第一區域的面積相等。即所述活性層120完全覆蓋所述第一半導體層110的第一區域。具體的，所述活性層120覆蓋所述複數三維奈米結構113的表面，並且所述活性層120與所述第一半導體層110接觸的表面為一圖案化的表面。具體的，所述第一半導體層110的第二表面為具有一奈米圖形的圖案化的表面，所述活性層120的表面具有與所述第一半導體層110的第二表面的奈米圖形相嚙合的圖形。具體的，所述活性層120與第一半導體層110接觸的表面亦具有複數三維奈米結構（圖未標示），所述三維奈米結構為向活性層120內部延伸形成的凹進空間，並且該凹進空間與第一半導體層110中所述凸起實體相嚙合。所述“嚙合”是指，所述活性層120表面形成的三維奈米結構同樣形成複數凹槽及凸棱，並且，所述凹槽與所述三維奈米結構113中的第一凸棱1132及第二凸棱1134相配合；所述凸棱與所述三維奈米結構113中的第一凹槽1136及第二凹槽1138相配合，從而所述活性層120與所述第一半導體層110具有三維奈米結構113的表面無間隙的複合。所述活性層120為包含一層或多層量子阱層的量子阱結構(Quantum Well)。所述活性層120用於提供光子。所述活性層120的材料為氮化鎵、氮化銦鎵、氮化銦鎵鋁、砷化稼、砷化鋁稼、磷化銦鎵、磷化銦砷或砷化銦鎵中的一種或幾種，其厚度為0.01微米至0.6微米。本實施例中，所述活性層120為兩層結構，包括一氮化銦鎵層及一氮化鎵層，其厚度為0.03微米。
所述第二半導體層130設置於所述活性層120遠離基底100的表面，具體的，所述第二半導體層130覆蓋所述活性層120遠離基底100的整個表面。所述第二半導體層130的厚度為0.1微米~3微米。所述第二半導體層130可為N型半導體層或P型半導體層兩種類型，並且所述第二半導體層130與第一半導體層110分屬兩種不同類型的半導體層。所述第二半導體層130遠離基底100的表面作為發光二極體10的出光面。本實施例中，所述第二半導體層130為鎂(Mg)摻雜的P型氮化鎵，其厚度為0.3微米。
所述第一電極112與所述第一半導體層110電連接。本實施例中，所述第一電極112設置於所述第一半導體層110的第二區域，並覆蓋該第二區域的部份表面。所述第一電極112與所述活性層120間隔設置。所述第一電極112可以為N型電極或P型電極，其與第一半導體層110的類型相同。所述第一電極112至少為一層的整體結構，其材料為鈦、銀、鋁、鎳、金或其任意組合。本實施例中，所述第一電極112為兩層結構，一層為厚度15奈米的鈦，另一層為厚度200奈米的金。
所述第二電極132類型可以為N型電極或P型電極，其與第二半導體層130的類型相同。所述第二電極132的形狀不限，可根據實際需要進行選擇。所述第二電極132設置於第二半導體層130表面的部份區域，並與該部份區域表面接觸，即所述第二電極132設置於所述發光二極體10的出光面。所述第二電極132的形狀及設置位置基本不影響所述發光二極體10的光取出率。當所述第二電極132為一透明電極時，所述第二電極132可覆蓋所述第二半導體層130的整個表面，從而與所述第二半導體層130整體接觸，進而可分散所述發光二極體中的傳導電流，減少內部熱量的產生。所述第二電極132至少為一層結構，其材料為鈦、銀、鋁、鎳、金或其任意組合，也可為ITO或奈米碳管膜。本實施例中，所述第二電極132為P型電極，位於第二半導體層130表面的一端。所述第二電極132為兩層結構，一層為厚度為15奈米的鈦，另一層為厚度為100奈米的金，形成一鈦/金電極。
進一步的，在所述基底100遠離第一半導體層110的表面設置一反射層（圖未示），所述反射層的材料可為鈦、銀、鋁、鎳、金或其任意組合。當活性層中產生的光子到達該反射層後，所述反射層可將光子反射，從而使之從所述發光二極體10的出光面射出，進而可進一步提高所述發光二極體10的出光效率。
由於所述第一半導體層110的表面具有複數三維奈米結構113，且所述活性層120設置於該複數三維奈米結構113的表面，從而增加了所述活性層120與所述第一半導體層110的接觸面積，進而提高了所述電洞與電子的複合幾率，增加了光子的產生數量，從而提高了所述發光二極體10的發光效率。
請參閱圖5，本發明進一步提供一種所述發光二極體10的製備方法，具體包括以下步驟：
步驟S11，提供一基底100，所述基底100具有一外延生長面101;
步驟S12，在所述外延生長面101生長一第一半導體層110；
步驟S13，在所述第一半導體層110的表面形成複數三維奈米結構113；
步驟S14，在所述第一半導體層110的形成有三維奈米結構113的表面生長一活性層120及一第二半導體層130，形成一發光二極體晶片預製體；
步驟S15，設置一第一電極112，使其與所述第一半導體層110電連接；
步驟S16，設置一第二電極132，使其與所述第二半導體層130電連接。
在步驟S11中，所述基底100提供了生長第一半導體層110的外延生長面101。所述基底100的外延生長面101是分子平滑的表面，且去除了氧或碳等雜質。所述基底100可以為單層或多層結構。當所述基底100為單層結構時，該基底100可以為一單晶結構體，且具有一晶面作為第一半導體層110的外延生長面101。當所述基底100為多層結構時，其需要包括至少一層所述單晶結構體，且該單晶結構體具有一晶面作為第一半導體層110的外延生長面101。所述基底100的材料可以根據所要生長的第一半導體層110來選擇，優選地，使所述基底100與第一半導體層110具有相近的晶格常數及熱膨脹係數。所述基底100的厚度、大小和形狀不限，可以根據實際需要選擇。所述基底100不限於所述列舉的材料，只要具有支持第一半導體層110生長的外延生長面101的基底100均屬於本發明的保護範圍。
在步驟S12中，所述第一半導體層110的生長方法可以通過分子束外延法（MBE）、化學束外延法（CBE）、減壓外延法、低溫外延法、選擇外延法、液相沈積外延法（LPE）、金屬有機氣相外延法（MOVPE）、超真空化學氣相沈積法（UHVCVD）、氫化物氣相外延法(HVPE)、及金屬有機化學氣相沈積法（MOCVD）等中的一種或多種實現。
本實施例中，所述第一半導體層110為Si摻雜的N型氮化鎵。本實施例採用MOCVD工藝製備所述第一半導體層110，所述第一半導體層110的生長為異質外延生長。其中，採用高純氨氣(NH3)作為氮的源氣，採用氫氣(H2)作載氣，採用三甲基鎵(TMGa)或三乙基鎵(TEGa)作為Ga源，採用矽烷(SiH4)作為Si源。所述第一半導體層110的生長具體包括以下步驟：
步驟S121，將藍寶石基底100置入反應室，加熱到1100oC~1200oC，並通入H2、N2或其混合氣體作為載氣，高溫烘烤200秒~1000秒。
步驟S122，繼續同入載氣，並降溫到500oC~650oC，通入三甲基鎵或三乙基鎵，並同時通入氨氣，低溫生長GaN層，所述低溫GaN層作為繼續生長第一半導體層110的緩衝層。由於第一半導體層110與藍寶石基底100之間具有不同的晶格常數，因此所述緩衝層用於減少第一半導體層110生長過程中的晶格失配，降低生長的第一半導體層110的位元錯密度。
步驟S123，停止通入三甲基鎵或三乙基鎵，繼續通入氨氣和載氣，同時將溫度升高到1100oC~1200oC，並恒溫保持30秒~300秒。
步驟S124，將基底100的溫度保持在1000oC~1100oC，同時重新通入三甲基鎵及矽烷，或三乙基鎵及矽烷，在高溫下生長出高品質的第一半導體層110。
進一步的，在步驟S123之後，可將基底100的溫度保持在1000oC~1100oC，重新通入三甲基鎵或三乙基鎵一定時間，生長一未摻雜的半導體層，然後再通入矽烷，繼續生長第一半導體層110。該未摻雜的半導體層可進一步減小生長所述第一半導體層110的晶格缺陷。
請一併參閱圖6，在步驟S13中，在所述第一半導體層110表面形成複數三維奈米結構113具體包括以下步驟：
步驟S131，在所述第一半導體層110的表面設置一掩膜層103；
步驟S132，奈米壓印並蝕刻所述掩膜層103，使所述掩膜層103圖案化；
步驟S133，蝕刻所述第一半導體層110，使所述第一半導體層110的表面圖案化，形成複數三維奈米結構預製體1131；
步驟S134，去除所述掩膜層103，形成所述複數三維奈米結構113。
在步驟131中，所述掩膜層103可為一單層結構或複合層結構。所述掩膜的厚度可根據實際需要進行選擇，如需要蝕刻的深度、蝕刻的氣體等，以保證後續在掩膜層103中形成奈米圖形的精度。當所述掩膜層103為一單層結構時，所述單層掩膜的材料可以為ZEP520A、HSQ（hydrogen silsesquioxane）、PMMA（Polymethylmethacrylate）、PS（Polystyrene）、SOG（Silicon on glass）或其他有機矽類低聚物等材料，所述單層掩膜用於保護其覆蓋位置處的第一半導體層110。所述單層掩膜的厚度可根據實際需要進行選擇，如需要蝕刻的深度等。本實施例中，所述掩膜層103為一複合層結構，所述複合層結構包括一第一掩膜層1032及一第二掩膜層1034，所述第一掩膜層1032及第二掩膜層1034依次層疊設置於所述第一半導體層110表面，所述第二掩膜層1034覆蓋所述第一掩膜層1032。所述第一掩膜層1032及一第二掩膜層1034的材料不限，可以根據實際需要及蝕刻所需要的氣氛進行選擇。所述第一掩膜層1032的材料可為ZEP520、PMMA（Polymethylmethacrylate）、PS（Polystyrene）、SAL 601或ARZ 720等，所述第二掩膜層1034可為HSQ、SOG（Silicon on glass）或其他有機矽類低聚物等等。本實施例中，所述第一掩膜層1032的材料為ZEP520A，第二掩膜層1034的材料為HSQ（hydrogen silsesquioxane）。所述第一掩膜層1032及第二掩膜層1034可通過在第一半導體層110表面沈積然後烘乾的方式形成。所述第一掩膜層1032及第二掩膜層1034可以採用絲網印刷法或旋塗法沈積於所述第一半導體層110表面。所述複合掩膜層可進一步提高後續對第一半導體層110蝕刻的精度，保證蝕刻形成的奈米圖形的精確。當所述掩膜層103為一單層結構時，所述單層掩膜層的材料可以為ZEP520A、HSQ（hydrogen silsesquioxane）或其他材料，所述單層掩膜層用於保護其覆蓋位置處的第一半導體層110。所述單層掩膜層的厚度可根據實際需要進行選擇，如需要蝕刻的深度等。
具體的，所述掩膜層103的製備包括以下步驟：
步驟S131a，形成所述第一掩膜層1032。本實施例中，所述第一掩膜層1032的製備方法包括以下步驟：首先，清洗所述第一半導體層110表面；其次，在第一半導體層110的表面旋塗ZEP520，旋塗轉速為500轉/分鐘~6000轉/分鐘，時間為0.5分鐘~1.5分鐘；其次，在140oC~180oC溫度下烘烤3~5分鐘，從而在所述第一半導體層110表面形成該第一掩膜層1032。該第一掩膜層1032的厚度為100奈米~500奈米。
步驟S131b，形成所述第二掩膜層1034，所述第二掩膜層1034的製備方法包括以下步驟：首先，在所述第一掩膜層1032的表面旋塗所述抗蝕劑HSQ，旋塗轉速為2500轉/分鐘~7000轉/分鐘，旋塗時間為0.5分鐘~2分鐘，該抗蝕劑HSQ的旋塗在高壓下進行。該第二掩膜層1034的厚度為100奈米~500奈米，優選的為100奈米~300奈米。其次，固化所述抗蝕劑HSQ形成所述第二掩膜層1034。該第二掩膜層1034具有可在室溫下壓印、結構穩定性較佳、及壓印解析度可達到10nm以下之高解析度等特性。
進一步的，在步驟S131a與步驟S131b之間進包括一在所述第一掩膜層1032的表面形成一過渡層（圖未示）的步驟，所述過渡層可通過濺射法或沈積法形成，所述過渡層的材料不限，可根據實際需要進行選擇，本實施例中，所述過渡層為二氧化矽。所述過渡層用於在蝕刻第二掩膜層1034時，保護第一掩膜層1032的完整性。
進一步，在步驟S131之前，可以對該第一半導體層110進行親水處理。對該第一半導體層110進行親水處理的方法包括以下步驟：首先，清洗第一半導體層110，清洗時採用超淨間標準工藝清洗。然後，採用微波電漿體處理上述第一半導體層110。具體地，可將所述第一半導體層110放置於微波電漿體系統中，該微波電漿體系統的一感應功率源可產生氧電漿體、氯電漿體或氬電漿體。電漿體以較低的離子能量從產生區域擴散並漂移至所述第一半導體層110表面，進而改善第一半導體層110的親水性。
在步驟S132中，通過奈米壓印及蝕刻使所述掩膜層103圖案化的方法具體包括以下步驟：
步驟（a），提供一表面具有奈米圖形的模板200。
該模板200的材料可為硬性材料，如鎳、矽或者二氧化矽。該模板200的材料也可為柔性材料，如PET、PMMA、PS、PDMS等。該模板200的表面形成有奈米圖形，所述奈米圖形包括複數並排延伸的凸部，相鄰的凸部之間具有一凹槽。所述奈米圖形可為複數凸部間隔形成的陣列，或同心圓環形凸起結構，或同心回形凸起結構，不管是任何形狀的凸起結構其相鄰的凸部之間均形成一凹槽。本實施例中，所述複數凸部為沿同一方向延伸的條形凸起結構，相鄰的條形凸起結構之間形成所述凹槽。所述條形凸起結構沿同一方向貫穿所述模板200，在垂直於該延伸方向上，所述條形凸起結構的寬度不限，可根據需要進行選擇。本實施例中，該模板200的材料為二氧化矽，所述條形凸起結構及所述凹槽的寬度可相等或不相等，且均為50奈米~200奈米。
步驟（b），將模板200具有奈米圖形的表面與所述第二掩膜層1034貼合，並在常溫下擠壓所述模板200與第一半導體層110後，脫模。
在常溫下，可以通過模板200向第一半導體層110施加壓力，使得所述模板200上的奈米圖形轉移到第二掩膜層1034。具體地，使模板200形成有奈米圖形的表面與所述第一半導體層110上的第二掩膜層1034貼合，並在真空度為1×10-1mbar~1×10-5mbar，施加壓力為2磅/平方英尺~100磅/平方英尺（Psi）的壓印條件下，保持2~30分鐘，最後將模板200與第一半導體層110分離，從而該模板200表面的奈米圖形複製到所述第二掩膜層1034。在所述第二掩膜層1034形成的奈米圖形包括複數凹槽和凸部，且所述第二掩膜層1034中凹槽的大小及形狀與模板200中的凸部相對應，所述第二掩膜層1034中凸部的大小及形狀與模板200中的凹槽相對應。在施加壓力的過程中，與模板200對應位置處的第二掩膜層1034被所述模板200的凸部壓縮而變薄，在第二掩膜層1034中形成一凹槽。凹槽底部位置處的第二掩膜層1034形成一薄層，貼附於第一掩膜層1032表面。
步驟（c），通過蝕刻去除所述凹槽底部的第二掩膜層1034，露出第一掩膜層1032。
所述凹槽底部的第二掩膜層1034可以通過電漿蝕刻的方法去除。本實施例中，所述凹槽底部的第二掩膜層1034可以採用碳氟(CF4)反應性電漿蝕刻去除，以露出第一掩膜層1032。具體地，可將上述形成有奈米圖形的第一半導體層110放置於一反應性電漿蝕刻系統中，該反應性電漿蝕刻系統的一感應功率源產生CF4電漿體，CF4電漿體以較低的離子能量從產生區域擴散並漂移至所述第一半導體層110的第二掩膜層1034，此時該凹槽底部的第二掩膜層被所述CF4電漿蝕刻。CF4電漿體系統的功率可為10瓦~150瓦，所述CF4電漿體的通入速率可為2~100標況毫升每分 (standard-state cubic centimeter per minute，sccm)，形成的氣壓可為1~15帕，採用CF4電漿蝕刻時間可為2秒~4分鐘。本實施例中，所述電漿蝕刻的條件為：電漿體系統的功率為40W，電漿體的通入速率為26sccm，氣壓為2Pa，蝕刻時間為10秒。通過上述方法，凹槽底部殘留的第二掩膜層1034蝕刻掉，露出第一掩膜層1032，且所述第二掩膜層1034的凸部也同時被蝕刻變薄。在此過程中，所述第二掩膜層1034奈米圖形的形態依然保持完整。
步驟（d），去除與所述第二掩膜層1034的凹槽對應位置處的部份第一掩膜層1032，露出第一半導體層110，形成圖案化的所述掩膜層103。
凹槽底部的第一掩膜層1032可以在一氧電漿體系統中採用氧電漿體去除。所述氧電漿體系統的功率可為10瓦~150瓦，氧電漿體的通入速率可為2~100sccm，形成的氣壓可為0.5帕~15帕，採用氧電漿蝕刻時間可為5秒~5分鐘。本實施例中，所述電漿系統的功率為40W，電漿體的通入速率為40sccm，氣壓為2Pa，蝕刻時間為120秒。通過上述方法，凹槽底部的第一掩膜層1032被去除，露出第一半導體層110。採用氧電漿蝕刻第一掩膜層1032過程中，與凹槽對應的第一掩膜層1032被氧化而蝕刻掉，由抗蝕劑HSQ構成的所述第二掩膜層1034在氧電漿體的作用下發生交聯，對所述第一掩膜層1032中與凹槽對應部份以外的區域起到良好的掩膜層作用，進而蝕刻過程中有效保持第一掩膜層1032的解析度。通過蝕刻將所述第二掩膜層1034中的奈米圖形複製到第一掩膜層1032中，從而使所述整個掩膜層103圖案化。所述“圖案化”是指所述掩膜層103在第一半導體層110的表面形成複數並排延伸的凸起結構1031，相鄰的凸起結構1031之間形成一溝槽1033，與溝槽1033對應區域的第一半導體層110的表面暴露出來，所述凸起結構1031覆蓋此區域之外第一半導體層110的表面。通過控制所述蝕刻氣體的總的流動速率及蝕刻方向，可使蝕刻結束後形成凸起結構1031的側壁陡直，進而可保證後續蝕刻所述第一半導體層110的過程中，形成的三維奈米結構預製體1131的形狀的一致性及均勻性。
在步驟S133中，蝕刻所述第一半導體層110，使所述第一半導體層110的表面圖案化，並形成複數三維奈米結構預製體1131。
所述蝕刻方法可通過將上述第一半導體層110放置在一感應耦合電漿體系統中，利用蝕刻氣體對所第一半導體層110進行蝕刻。所述氣體可根據所述第一半導體層110及所述掩膜層103的材料進行選擇，以保證所述蝕刻氣體對所述蝕刻物件具有較高的蝕刻速率。在蝕刻的過程中，與掩膜層103中溝槽1033對應的部份第一半導體層110被氣體所蝕刻去除，從而在第一半導體層110的表面形成一凹槽。
本實施例中，所述第一半導體層110的蝕刻主要包括以下步驟：
步驟一，所述蝕刻氣體對未被掩膜層103覆蓋的第一半導體層110表面進行蝕刻，在第一半導體層110表面形成複數凹槽，所述凹槽的深度基本相同。
步驟二，在所述電漿體的轟擊作用下，所述掩膜層103中相鄰的兩個凸起結構1031逐漸相向傾倒，使所述兩個凸起結構1031的頂端逐漸兩兩靠在一起而閉合，所述電漿體對該閉合位置內所述第一半導體層110的蝕刻速率逐漸減小，從而在第一半導體層110表面形成所述第一凹槽1136，在未發生閉合的兩個凸起結構之間，形成第二凹槽1138，且形成的所述第二凹槽1138的深度大於所述第一凹槽1136的深度。
在第一步驟中，所述蝕刻氣體對未被掩膜層103覆蓋的第一半導體層110表面進行蝕刻，在蝕刻的過程中，所述氣體會與第一半導體層110反應，從而在蝕刻表面形成一保護層，阻礙氣體的進一步蝕刻，使得蝕刻面逐漸減小，即形成所述凹槽的寬度沿蝕刻方向逐漸減小。同時，所述蝕刻氣體對所述掩膜層103中所述凸起結構1031的頂端（即遠離第一半導體層110表面的一端）進行蝕刻。並且，由於所述掩膜層103遠離第一半導體層110表面的部份側面被蝕刻，從而使得所述凸起結構1031頂端的寬度逐漸變窄。
在第二步驟中，主要包括以下幾個過程：
第一過程，在氣體蝕刻的過程中，由於所述氣體的轟擊作用下，相鄰的凸起結構1031之間依次兩兩閉合，即相鄰的兩個凸起結構1031的頂端逐漸兩兩靠在一起。
第二過程，由於相鄰的兩個凸起結構1031逐漸閉合，所述蝕刻氣體對該閉合位置內所述第一半導體層110的蝕刻速率逐漸減小，即在該位置處形成凹槽的寬度沿蝕刻深度進一步減小，進而形成一V形結構的凹槽，且該V形凹槽的深度較淺。而未閉合的凸起結構1031之間，由於所述蝕刻氣體可繼續以近似相同的蝕刻速率對該位置處的第一半導體層110進行蝕刻，因此該位置處相對於閉合位置處形成的凹槽的深度較深。
第三過程，所述凸起結構1031兩兩閉合後，使所述蝕刻氣體無法再對該閉合位置處的第一半導體層110進行蝕刻，從而在第一半導體層110的表面形成所述第一凹槽1136。同時，在未發生閉合的兩個凸起結構1031之間，所述蝕刻氣體可以繼續對所述第一半導體層110進行蝕刻，進而形成第二凹槽1138，因此該位置處第二凹槽1138的深度，大於所述第一凹槽1136的深度，從而形成所述三維奈米結構預製體1131。
本實施例中，所述蝕刻氣體為混合氣體，所述混合氣體包括Cl2、BCl3、O2及Ar氣體。所述電漿體系統的功率可10瓦~150瓦，所述混合氣體的通入速率可為8~150sccm，形成的氣壓可為0.5帕~15帕，蝕刻時間可為5秒~5分鐘。其中，所述Cl2的通入速率可為2~60sccm，所述BCl3的通入速率可為2~30sccm，所述O2的通入速率可為3~40sccm，所述Ar的通入速率為1~20sccm。本實施例中，所述電漿系統的功率為70W，所述電漿體的通入速率為40sccm，氣壓為2Pa，蝕刻時間為120秒，其中，所述Cl2的通入速率為26sccm，所述BCl3的通入速率為16sccm，所述O2的通入速率為20sccm，所述Ar的通入速率為10sccm。所述氣體的通入速率、氣壓、蝕刻時間等可根據需要形成的三維奈米結構113的大小、尺寸等進行選擇。可以理解，所述蝕刻氣體可根據需要進行選擇，可以為混合氣體，也可以為單一氣體，只要保證在蝕刻的過程中，使所述掩膜層103中的凸起結構1031兩兩閉合即可。
在步驟S134中，所述掩膜層103可通過有機溶劑如四氫呋喃（THF）、丙酮、丁酮、環己烷、正己烷、甲醇或無水乙醇等無毒或低毒環保容劑作為剝離劑，溶解所述掩膜層等方法去除，從而形成所述複數三維奈米結構113。本實施例中，所述有機溶劑為丁酮，所述掩膜層103溶解在所述丁酮中，從而與所述第一半導體層110脫離。
進一步的，所述掩膜層103也通過在其他介質或基底表面，然後再通過轉移的方式形成於所述第一半導體層110的表面。
在步驟S14中，所述活性層120的生長方法與第一半導體層110基本相同。具體的，在所述第一半導體層110表面形成所述複數三維奈米結構113之後，採用三甲基銦作為銦源，生長所述活性層120，所述活性層120的生長包括以下步驟：
步驟(a1)，向反應室內通入氨氣、氫氣及Ga源氣體，將反應室的溫度保持在700oC~900oC，使反應室壓強保持在50托~500托；
步驟(a2)，向反應室通入三甲基銦，生長InGaN/GaN多量子阱層，在所述第一半導體層110表面形成所述活性層120。
在步驟S(a2)中，由於所述第一半導體層110表面為具有複數三維奈米結構113的一圖案化的表面，因此當所述外延晶粒生長於該三維奈米結構113表面，形成所述活性層120時，所述活性層120與所述第一半導體層110接觸的表面形成複數三維奈米結構，所述三維奈米結構為向所述活性層120內部延伸的凹進空間，並且該凹進空間與第一半導體層110中所述凸起實體相嚙合。所述活性層120與第一半導體層110接觸的表面形成一奈米圖形，所述奈米圖形與所述複數三維奈米結構113形成的奈米圖形相嚙合。具體的，在所述活性層120與所述三維奈米結構113接觸的表面，與第一凸棱1132及第二凸棱1134對應位置處形成一凹槽，與第一凹槽1136及第二凹槽1138對應位置處形成一凸棱，從而使所述活性層120的表面形成一奈米圖形。在所述活性層120形成的過程中，將所述基底100放入一水準生長反應室中，通過控制所述活性層120的厚度及水準生長、垂直生長的速度等工藝參數，以控制外延晶粒的整體生長方向，而使之沿平行於外延生長面101的方向水準生長使所述活性層120遠離第一半導體層110的表面形成一平面。
所述第二半導體層130的生長方法與第一半導體層110基本相同，具體的，在生長完活性層120之後，採用二茂鎂作(Cp2Mg)為鎂源，所述第二半導體層130的生長包括以下步驟：
步驟(b1)，停止通入三甲基銦，將反應室的溫度保持在1000oC~1100oC，使反應室壓強保持在76托~200托；
步驟(b2)，向反應室通入二茂鎂，生長Mg摻雜的P型GaN層，形成所述第二半導體層130。
在步驟S15中，所述第一電極112的設置方法具體包括一下步驟：
步驟S151，蝕刻所述第二半導體層130及所述活性層120，暴露出所述第一半導體層110的部份表面；
步驟S152，在暴露出來的第一半導體層110的表面設置一第一電極112。
在步驟S151中，所述第二半導體層130及所述活性層120可通過光蝕刻、電子蝕刻、電漿蝕刻及化學腐蝕等方法進行蝕刻，從而暴露所述第一半導體層110的部份表面。
在步驟S152中，所述第一電極112可通過電子束蒸發法、真空蒸鍍法及離子濺射法等方法製備。進一步的，可將一導電基板通過導電膠等方式貼附於所述第一半導體層110暴露的部份表面形成所述第一電極112。本實施例中，所述第一電極112設置於所述第一半導體層110的第二區域，並且與所述活性層120及第二半導體層130間隔設置。
在步驟S16中，所述第二電極132的製備方法與第一電極112相同。本實施例中，採用電子束蒸發法製備所述第二電極132。所述第二電極132設置於所述第二半導體層130的部份表面，即設置於所述發光二極體20的出光面。所述第二電極132基本不影響所述發光二極體10的出光率。在形成所述第二電極132的過程中，所述第二電極132形成一連續的層狀結構。
可以理解，本實施例中所述奈米壓印並蝕刻所述掩膜層103形成複數條形凸起結構及凹槽的方法僅為一具體實施例，所述掩膜層103的處理並不限於以上製備方法，只要保證所述圖案化的掩膜層103包括複數條形凸起結構，相鄰的凸起結構之間形成凹槽，設置於第一半導體層110表面後，所述第一半導體層110表面通過該凹槽暴露出來即可。如也可以通過先在其他介質或基底表面形成所述圖案化的掩膜層，然後再轉移到該第一半導體層110表面的方法形成。
本發明所述發光二極體的製備方法具有以下優點：其一，本發明通過奈米壓印及蝕刻的方法在所述第一半導體層表面設置複數三維奈米結構形成一三維奈米結構陣列，其可在室溫下進行壓印，且模板無須預先處理，使得該方法工藝簡單，成本低。其二，對所述第二半導體層進行蝕刻並使所述掩膜層中的凸起結構兩兩閉合，可方便的製備大面積週期性的M形三維奈米結構，形成一大面積的三維奈米結構陣列，從而提高了所述發光二極體的產率。其三，通過在第一半導體層表面形成複數三維奈米結構，從而使得所述活性層與該第一半導體層接觸的表面形成一圖案化的表面，進而增加了所述活性層與所述第一半導體層的接觸面積，提高了所所述光子的耦合效率，從而提高了所述發光二極體10的發光效率。
請參閱圖7，本發明第二實施例提供一種發光二極體20，其包括：一基底100、一第一半導體層110、一活性層120、一第二半導體層130、一第一電極112、一第二電極132。所述第一半導體層110、活性層120及第二半導體層130依次層疊設置於基底100的一側，所述第一半導體層110與所述基底100接觸設置。所述活性層120設置於第一半導體層110與第二半導體層130之間。所述第一電極112與所述第一半導體層110電連接。所述第二電極132與所述第二半導體層130電連接。所述第一半導體層110與活性層120接觸的表面具有複數M形三維奈米結構113形成的一奈米圖形，所述活性層120與第一半導體層110接觸的表面具有與所述奈米圖形相嚙合的圖形，所述活性層120遠離第一半導體層110的表面具有複數M形三維奈米結構123。
請參閱圖8，本發明第二實施例提供的發光二極體20與第一實施例中所述發光二極體10的結構基本相同，其不同在於所述發光二極體20中，所述活性層120遠離第一半導體層110的表面亦具有複數M形三維奈米結構123。所述M形三維奈米結構123與所述三維奈米結構113的結構基本相同，並且所述三維奈米結構123與所述三維奈米結構113對應設置。具體的，所述三維奈米結構123包括一第一凸棱1232及第二凸棱1234，所述第一凸棱1232與第二凸棱1234之間形成一第一凹槽1236，相鄰的三維奈米結構123之間形成一第二凹槽1238。所述“對應設置”是指所述活性層120表面的三維奈米結構123的起伏趨勢與所述第一半導體層110表面的三維奈米結構113的起伏趨勢對應相同，具體的，所述第一凸棱1232與第一凸棱1132共軸設置，所述第二凸棱1234與所述第二凸棱1134共軸設置；所述第一凹槽1236與所述第二凹槽1138共軸設置，所述第二凹槽1238與所述第二凹槽1138共軸設置。
所述第二半導體層130設置於所述三維奈米結構123的表面，由於所述三維奈米結構123具有複數凹槽及凸棱，所述第二半導體層130的表面亦形成複數三維奈米結構（圖未標示），具體的，所述三維奈米結構為複數向第二半導體層130內部延伸的凹進空間，所述第二半導體層130的三維奈米結構亦具有複數凹槽及凸棱，且所述第二半導體層130表面的凹槽與所述活性層120中三維奈米結構123中的凸棱對應設置，所述第二半導體層130中的凸棱與所述三維奈米結構123中的凹槽對應設置。
本發明第二實施例提供的發光二極體20，由於所述活性層與所述第一半導體層和第二半導體層接觸的表面同時形成複數三維奈米結構，即進一步增加了所述活性層與二者之間的接觸面積，進而進一步提高了所述電洞與電子的複合幾率與密度，從而大大提高了所述發光二極體20的發光效率。
請參閱圖9，本發明第二實施例進一步的提供一種發光二極體20的製備方法，具體包括一下步驟：
步驟S11，提供一基底100，所述基底100具有一外延生長面101;
步驟S12，在所述外延生長面101生長一第一半導體層110；
步驟S13，在所述第一半導體層110的表面形成複數三維奈米結構113；
步驟S14，在所述第一半導體層110形成有三維奈米結構113的表面生長一活性層120，所述活性層120遠離第一半導體層的表面形成有複數三維奈米結構123；
步驟S15，在所述三維奈米結構123的表面生長一第二半導體層130，形成一發光二極體晶片預製體；
步驟S16，設置一第一電極112，使其與所述第一半導體層110電連接；
步驟S17，設置一第二電極132，使其與所述第二半導體層130電連接。
本發明第二實施例提供的發光二極體20的製備方法與第一實施例中發光二極體10的製備方法基本相同，其不同在於，在生長活性層120的過程中，將所述生長有第一半導體層110的基底100置入一垂直生長反應室中，通過控制反應條件如氣體速率及流動方向等工藝參數，控制所述活性層120的外延晶粒的生長方向及厚度，使所述外延晶粒垂直生長，從而使得所述活性層120依所述三維奈米結構113的起伏趨勢生長，即對應第一凸棱1132及第二凸棱1134位置處形成凸棱，對應第一凹槽1136及第二凹槽1138位置處形成凹槽，進而在遠離第一半導體層110的表面形成有所述三維奈米結構123。
本發明提供的發光二極體及其製備方法具有以下優點：其一，由於本發明的發光二極體所述活性層至少一表面具有複數三維奈米結構，從而增加了其與所述第一半導體層及第二半導體層的接觸面積，進而提高了所述電洞與電子的複合幾率與密度增加，進而提高了所述發光二極體的發光效率；其二，本發明提供的奈米壓印方法，其可在室溫下進行壓印，且模板無須預先處理，使得該方法工藝簡單，成本低；其三，對所述基底進行蝕刻並使所述掩膜層中的凸起結構兩兩閉合，可方便的製備大面積週期性的M形三維奈米結構，提高了所述高效率發光二極體的產率。
綜上所述，本發明確已符合發明專利之要件，遂依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士援依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。
10,20．．．發光二極體
100．．．基底
101．．．外延生長面
103．．．掩膜層
1031．．．凸起結構
1032．．．第一掩膜層
1033．．．溝槽
1034．．．第二掩膜層
110．．．第一半導體層
110a．．．本體部份
110b．．．凸起部份
112．．．第一電極
113，123．．．三維奈米結構
1131．．．三維奈米結構預製體
1132，1232．．．第一凸棱
1134，1234．．．第二凸棱
1136，1236．．．第一凹槽
1138，1238．．．第二凹槽
1132a，1134a．．．第一棱面
1132b，1134b．．．第二棱面
120．．．活性層
130．．．第二半導體層
132．．．第二電極
140．．．三維奈米結構陣列
200．．．模板
圖1為本發明第一實施例提供的發光二極體的結構示意圖。
圖2為圖1所示的發光二極體中三維奈米結構陣列的結構示意圖。
圖3為圖2所示的三維奈米結構陣列的掃描電鏡照片。
圖4為圖2所示的三維奈米結構陣列沿IV-IV線的剖視圖。
圖5為本發明第一實施例提供的發光二極體的製備方法的流程圖。
圖6為圖5中三維奈米結構陣列的製備方法的流程圖。
圖7為本發明第二實施例提供的發光二極體的結構示意圖。
圖8為圖7中所示發光二極體中活性層的結構示意圖。
圖9為本發明第二實施例提供的發光二極體的製備方法的流程圖。
10．．．發光二極體
100．．．基底
101．．．外延生長面
110．．．第一半導體層
112．．．第一電極
113．．．三維奈米結構
120．．．活性層
130．．．第二半導體層
132．．．第二電極

Claims (21)

  1. 一種發光二極體的製備方法，包括以下步驟：
    提供一基底，所述基底具有一外延生長面；
    在所述基底的外延生長面生長一第一半導體層；
    在所述第一半導體層表面設置一圖案化的掩膜層，所述圖案化的掩膜層包括複數條形凸起結構並排延伸，相鄰的條形凸起結構之間形成一溝槽，所述第一半導體層通過該溝槽暴露出來；
    蝕刻所述第一半導體層，在所述第一半導體層遠離基底的表面形成複數凹槽，使所述掩膜層中相鄰的複數條形凸起結構依次兩兩閉合；
    去除所述掩膜層，在所述第一半導體層遠離基底的表面形成複數M形三維奈米結構，從而形成一圖案化的表面；
    在所述複數三維奈米結構表面依次形成一活性層及第二半導體層，所述活性層與第一半導體層接觸的表面與所述第一半導體層圖案化的表面相嚙合；
    蝕刻所述第二半導體層及活性層，暴露出第一半導體層的部份表面；
    在暴露的第一半導體層表面設置一第一電極與所述第一半導體層電連接；及
    設置一第二電極與所述第二半導體層電連接。
  2. 如申請專利範圍第1項所述的發光二極體的製備方法，其中，所述蝕刻所述第一半導體層的過程中，掩膜層中相鄰兩個條形凸起結構的頂端逐漸靠在一起，使所述複數條形凸起結構依次兩兩閉合，在所述相鄰兩個條形凸起結構閉合的過程中，對應閉合位置處的第一半導體層被蝕刻的速度小於未閉合位置處第一半導體層被蝕刻的速度。
  3. 如申請專利範圍第2項所述的發光二極體的製備方法，其中，在所述閉合的兩個條形凸起結構之間的第一半導體層表面形成一第一凹槽，未閉合的相鄰的兩個條形凸起結構之間的第一半導體層表面形成一第二凹槽，且所述第一凹槽的深度小於第二凹槽的深度，形成所述M形三維奈米結構。
  4. 如申請專利範圍第3所述的發光二極體的製備方法，其中，形成所述第一凹槽的深度為30奈米~120奈米，形成所述第二凹槽的深度為100奈米~200奈米。
  5. 如申請專利範圍第1項所述的發光二極體的製備方法，其中，所述活性層的外延晶粒沿基本平行於所述外延生長面的方向水準生長，所述活性層遠離所述第一半導體層的表面為一平面。
  6. 如申請專利範圍第5項所述的發光二極體的製備方法，其中，所述活性層與第一半導體層接觸的表面形成一奈米圖形，且所述奈米圖形與所述第一半導體層的三維奈米結構形成的奈米圖形相嚙合。
  7. 如申請專利範圍第5項所述的發光二極體的製備方法，其中，所述第一半導體層的三維奈米結構包括一第一凸棱及第二凸棱，與所述第一凸棱及第二凸棱對應位置處的活性層表面形成一凹槽，與第一凹槽及第二凹槽對應位置處的活性層表面形成一凸棱。
  8. 如申請專利範圍第1項所述的發光二極體的製備方法，其中，所述第一半導體層的蝕刻方法為在一感應耦合電漿體系統中通過電漿蝕刻的方法。
  9. 如申請專利範圍第8項所述的發光二極體的製備方法，其中，所述蝕刻第一半導體層的方法具體包括以下步驟：
    對未被掩膜層覆蓋的第一半導體層表面進行蝕刻，使第一半導體層表面形成複數凹槽，所述凹槽的深度基本相同；
    在所述電漿體的轟擊作用下，所述掩膜層中相鄰的兩個條形凸起結構逐漸相向傾倒，使所述兩個條形凸起結構的頂端逐漸依次兩兩靠在一起而閉合，所述電漿體對該閉合位置內所述第一半導體層的蝕刻速率逐漸減小，從而在第一半導體層表面的該位置處形成第一凹槽，在未發生閉合的兩個條形凸起結構之間，形成第二凹槽，且形成的所述第二凹槽的深度大於所述第一凹槽的深度。
  10. 如申請專利範圍第8項所述的發光二極體的製備方法，其中，所述電漿蝕刻中的蝕刻氣體包括Cl2、BCl3、O2及Ar2氣體。
  11. 如申請專利範圍第9項所述的發光二極體的製備方法，其中，所述蝕刻氣體的通入速率為8sccm~150sccm，形成的氣壓為0.5帕~15帕，蝕刻時間為5秒~5分鐘。
  12. 如申請專利範圍第10項所述的發光二極體的製備方法，其中，所述Cl2的通入速率為2sccm~60sccm，所述BCl3的通入速率為2sccm~30sccm，所述O2的通入速率為3sccm~40sccm，所述Ar2的通入速率為1sccm~20sccm。
  13. 如申請專利範圍第1項所述的發光二極體的製備方法，其中，所述圖案化掩膜層的方法包括以下步驟：
    在第一半導體層表面形成一掩膜層；
    奈米壓印所述掩膜層，使所述掩膜層表面形成複數並排延伸的條形凸起結構，相鄰的條形凸起結構之間形成一溝槽；
    蝕刻所述掩膜層，使所述對應掩膜層溝槽位置處的第一半導體層表面部份暴露。
  14. 如申請專利範圍第13項所述的發光二極體的製備方法，其中，所述掩膜層包括一第一掩膜層及一第二掩膜層疊設置於第一半導體層表面。
  15. 如申請專利範圍第14項所述的發光二極體的製備方法，其中，所述掩膜層的奈米壓印及蝕刻包括以下步驟：
    提供一表面具有奈米圖形的模板，所述奈米圖形包括複數並排延伸的條形凸起；
    將模板形成有奈米圖形的表面與所述第二掩膜層貼合；
    在常溫下擠壓所述模板與第二掩膜層後並脫模，在第二掩膜層中形成複數凹槽；
    通過蝕刻去除所述凹槽底部的部份第二掩膜層，露出第一掩膜層；
    蝕刻凹槽底部的第一掩膜層，露出第一半導體層。
  16. 如申請專利範圍第1項所述的發光二極體的製備方法，其中，形成的複數三維奈米結構按同一週期或複數週期排列形成三維奈米結構一維陣列。
  17. 如申請專利範圍第16項所述的發光二極體的製備方法，其中，進一步包括一在所述基底遠離第一半導體層的表面設置一反射層的步驟。
  18. 一種發光二極體的製備方法，包括以下步驟：
    提供一基底，所述基底具有一外延生長面；
    在所述外延生長面生長一第一半導體層；
    在所述第一半導體層表面設置一圖案化的掩膜層，所述圖案化的掩膜層包括複數條形凸起結構並排延伸，相鄰的條形凸起結構之間形成一溝槽，所述第一半導體層通過該溝槽暴露出來；
    蝕刻所述第一半導體層，使所述掩膜層中相鄰的複數條形凸起結構依次兩兩閉合，形成複數三維奈米結構預製體；
    去除所述掩膜層，在所述第一半導體層遠離基底的表面形成複數M形三維奈米結構，從而形成以圖案化的表面；
    在所述複數三維奈米結構表面形成一活性層，所述活性層與第一半導體層接觸表面與所述圖案化的表面相嚙合，所述活性層遠離第一半導體層的表面進一步形成複數三維奈米結構；
    在所述活性層中三維奈米結構的表面生長一第二半導體層；
    蝕刻所述第二半導體層及活性層，暴露出第一半導體層的部份表面；
    在暴露的第一半導體層表面設置一第二電極與所述第一半導體層電連接；及
    設置一第二電極與所述第二半導體層電連接。
  19. 如申請專利範圍第18項所述的發光二極體的製備方法，其中，所述活性層的外延晶粒沿垂直於所述外延生長面的方向垂直生長。
  20. 如申請專利範圍第18項所述的發光二極體的製備方法，其中，所述活性層依所述第一半導體層中三維奈米結構的起伏趨勢生長。
  21. 一種發光二極體的製備方法，包括以下步驟：
    提供一基底，所述基底具有一外延生長面；
    在所述外延生長面生長一第一半導體層；
    在所述第一半導體層表面設置一圖案化的掩膜層；
    蝕刻所述第一半導體層，形成複數三維奈米結構預製體；
    去除所述掩膜層，在所述第一半導體層遠離基底的表面形成複數三維奈米結構，從而形成一圖案化的表面；
    在所述複數三維奈米結構表面依次形成一活性層及第二半導體層，所述活性層的與第一半導體層接觸的表面與所述第一半導體層圖案化的表面相嚙合；
    蝕刻所述第二半導體層及活性層，暴露出第一半導體層的部份表面；
    在暴露的第一半導體層表面設置一第一電極與所述第一半導體層電連接；及
    設置一第二電極與所述第二半導體層電連接。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137796B (zh) * 2011-12-03 2015-07-29 清华大学 发光二极管的制备方法
CN103137797B (zh) * 2011-12-03 2015-09-30 清华大学 发光二极管的制备方法
CN103367554B (zh) * 2012-03-28 2016-03-30 清华大学 发光二极管的制备方法
CN103474525B (zh) * 2012-06-07 2016-04-27 清华大学 发光二极管的制备方法
US8552457B1 (en) * 2012-08-07 2013-10-08 High Power Opto. Inc. Thermal stress releasing structure of a light-emitting diode
WO2014204912A1 (en) 2013-06-18 2014-12-24 Glo-Usa, Inc. Stopping an etch in a planar layer after etching a 3d structure
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Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849389B2 (en) * 2001-07-12 2005-02-01 International Business Machines Corporation Method to prevent pattern collapse in features etched in sulfur dioxide-containing plasmas
JP4055503B2 (ja) * 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
JP2003069061A (ja) * 2001-08-24 2003-03-07 Sharp Corp 積層型光電変換素子
KR20050071238A (ko) * 2003-12-31 2005-07-07 엘지전자 주식회사 고휘도 발광 소자 및 그 제조 방법
US7419912B2 (en) * 2004-04-01 2008-09-02 Cree, Inc. Laser patterning of light emitting devices
CN100369280C (zh) * 2005-04-26 2008-02-13 华宇电脑股份有限公司 发光半导体器件及其形成方法
KR100654533B1 (ko) * 2005-05-24 2006-12-06 엘지전자 주식회사 광 추출용 나노 로드를 갖는 발광 소자 및 그의 제조방법
US20070018182A1 (en) * 2005-07-20 2007-01-25 Goldeneye, Inc. Light emitting diodes with improved light extraction and reflectivity
KR20070063731A (ko) * 2005-12-15 2007-06-20 엘지전자 주식회사 나노 패턴이 형성된 기판의 제조방법 및 그 기판을 이용한발광소자
US20070138699A1 (en) * 2005-12-21 2007-06-21 Asml Netherlands B.V. Imprint lithography
KR100896576B1 (ko) * 2006-02-24 2009-05-07 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
WO2008082097A1 (en) * 2006-12-28 2008-07-10 Seoul Opto Device Co., Ltd. Light emitting device and fabrication method thereof
US8575633B2 (en) * 2008-12-08 2013-11-05 Cree, Inc. Light emitting diode with improved light extraction
CN101859856B (zh) * 2010-06-04 2016-06-15 清华大学 发光二极管
CN102157640B (zh) * 2011-03-17 2012-11-21 中国科学院半导体研究所 具有p-GaN层表面粗化的GaN基LED芯片的制作方法
CN103137796B (zh) * 2011-12-03 2015-07-29 清华大学 发光二极管的制备方法
CN103137797B (zh) * 2011-12-03 2015-09-30 清华大学 发光二极管的制备方法

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