TW201318071A - 多閘極電晶體元件之製作方法 - Google Patents

Abstract

一種多閘極電晶體元件之製作方法，首先提供一半導體基底，且該半導體基底上形成有一圖案化半導體層、一閘極介電層與一閘極層。隨後於該半導體基底上形成一複合絕緣層，該複合絕緣層至少包含一第一絕緣層與一第二絕緣層。之後進行一第一蝕刻製程，以於該閘極層周圍形成一第一側壁子，同時於該圖案化半導體層周圍形成一第二側壁子。之後移除該第二側壁子以暴露出覆蓋部分該圖案化半導體層之部分第一絕緣層，同時移除部分該第一側壁子，以於該閘極層周圍形成一第三側壁子。最後移除暴露出之該第一絕緣層，以暴露出該圖案化半導體層。

Description

多閘極電晶體元件之製作方法

本發明有關於一種具有多閘極電晶體元件之製作方法。

當元件發展至65奈米技術世代後，使用傳統平面式的金氧半導體(metal-oxide-semiconductor，MOS)電晶體製程係難以持續微縮，因此，習知技術係提出以立體或非平面(non-planar)多閘極電晶體元件如鰭式場效電晶體(Fin Field effect transistor，FinFET)元件取代平面電晶體元件之解決途徑。

請參閱第1圖，第1圖係為一習知FinFET元件之立體示意圖。如第1圖所示，習知FinFET元件100係先利用蝕刻等方式圖案化一矽覆絕緣基板102表面之單晶矽層，以於矽覆絕緣(silicon-on-insulator，SOI)基板102中形成一鰭片狀的矽薄膜(圖未示)，並於矽薄膜上形成包覆部分矽薄膜的絕緣層104，而閘極106係包覆絕緣層104與矽薄膜上，最後再藉由離子佈植製程與回火製程等步驟於未被閘極106包覆之鰭片狀的矽薄膜中形成源極/汲極108。由於FinFET元件100的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性。此外，當FinFET元件100設置於上述SOI基板102時，傳統隔離技術如淺溝隔離(shallow trench isolation)等係可省卻。更重要的是，由於FinFET元件100的立體結構增加了閘極106與鰭片狀之矽基體的接觸面積，因此可增加閘極106對於通道區域的載子控制，從而降低小尺寸元件面臨的由源極引發的能帶降低(drain induced barrier lowering，DIBL)效應以及短通道效應(short channel effect)。此外，由於FinFET元件100中同樣長度的閘極106具有更大的通道寬度，因此可獲得加倍的汲極驅動電流。

然而，由於FinFET元件100的源極/汲極108係為一細長的結構，因而常有因阻值過大而不利於FinFET元件100電性表現之缺點，此外亦因源極/汲極108過於細長，造成後續形成接觸插塞時對準不易，即有損接觸插塞製程的製程容忍度(process window)。

因此，本發明之一目的係在於提供一可解決上述問題之多閘極電晶體元件之製作方法。

根據本發明所提供之申請專利範圍，係提供一種多閘極電晶體元件之製作方法，該製作方法首先提供一半導體基底，且該半導體基底上形成有一圖案化半導體層、一閘極介電層與一閘極層，且該閘極介電層與該閘極層覆蓋部分該圖案化半導體層。隨後於該半導體基底上形成一複合絕緣層，該複合絕緣層覆蓋該圖案化半導體層與該閘極層，且該複合絕緣層由下而上至少包含一第一絕緣層與一第二絕緣層。接下來，進行一第一蝕刻製程，用以移除部分該複合絕緣層，以於該閘極層周圍形成一第一側壁子，同時於該圖案化半導體層周圍形成一第二側壁子。形成該第一側壁子與該第二側壁子之後，移除該第二側壁子以暴露出部分該第一絕緣層，且該第一絕緣層覆蓋部分該圖案化半導體層，同時移除部分該第一側壁子，以於該閘極層周圍形成一第三側壁子。而在形成該第三側壁子之後，係移除暴露之該第一絕緣層，以暴露出該圖案化半導體層。

根據本發明所提供之多閘極電晶體元件之製作方法，係藉由複合絕緣層作為一保護層，因此在移除覆蓋該圖案化半導體層之第二側壁子時，可確保下方之圖案化半導體層不致受損。是以，本發明所提供之多閘極電晶體元件可在不影響圖案化半導體層輪廓之前提下，使圖案化半導體層暴露於半導體基底上，以便增加後續選擇性磊晶成長(selective epitaxial growth，SEG)製程中可供磊晶層成長的面積，最終達到降低FinFET源極/汲極電阻之目的。同時，由於磊晶層成長於暴露出之圖案化半導體層，故可增加了源極/汲極之表面積，更有利於改善後續接觸插塞製程的製程容忍度。

請參閱第2圖至第7圖，第2圖至第7圖係為本發明所提供之一種多閘極電晶體元件之製作方法之一第一較佳實施例之示意圖，其中第2圖至第6圖係為第7圖中沿A-A’切線之剖面示意圖。如第2圖所示，本較佳實施例首先提供一半導體基底200，半導體基底200可包含一塊矽(bulk silicon)基底，且塊矽基底內包含複數個淺溝絕緣(shallow trench isolation) 204。然而，本較佳實施例所提供之半導體基底200亦可為一矽覆絕緣(SOI)基底。

請繼續參閱第2圖。接下來於半導體基底200上形成一圖案化硬遮罩(圖未示)，用以定義至少一多閘極電晶體元件之鰭片部分(fin)。隨後進行一蝕刻製程，用以移除半導體基底200上的部分半導體材料，而於半導體基底200上形成至少一圖案化半導體層206，且圖案化半導體層206係如第2圖所示包含至少一多閘極電晶體元件之鰭片部分。鰭片部分具有一寬度與一高度，而其寬度與高度具有一比例，該比例可為1：1.5~1：2。舉例來說，本較佳實施例中鰭片部分之寬度可為20奈米(nanometer，nm)；而其高度可為30nm，但不限於此。

請仍然參閱第2圖。接下來於半導體基底200上依序形成一介電層(圖未示)、一閘極形成層(圖未示)與一圖案化硬遮罩214。隨後圖案化上述介電層與閘極形成層，而於半導體基底200上形成覆蓋部分圖案化半導體層206的一閘極介電層210與一閘極層212。且圖案化硬遮罩214、閘極層212與閘極介電層210之高度總和約為60nm，但不限於此。另外如第7圖所示，閘極介電層210與閘極層212之延伸方向係與圖案化半導體層206之延伸方向垂直，且閘極介電層210與閘極層212係覆蓋部分圖案化半導體層206的側壁。閘極介電層210可包含習知介電材料如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)等介電材料。而在本較佳實施例中，閘極介電層210更可包含高介電常數(high-k)材料，例如氧化鉿(HfO)、矽酸鉿(HfSiO)或鋁、鋯、鑭等金屬的金屬氧化物或金屬矽酸鹽(metal silicates)等，但不限於此。另外，當本較佳實施例之閘極介電層210採用high-k材料時，本發明可與金屬閘極(metal gate)製程整合，以提供足以匹配high-k閘極介電層的控制電極。據此，閘極層212則可配合金屬閘極的前閘極(gate-first)製程或後閘極(gate-last)製程採用不同的材料。另外，圖案化硬遮罩214則可包含氮化矽，但不限於此。

此外，在完成閘極介電層210與閘極層212之製作後，本較佳實施例係可依需要利用斜角離子佈植等方式於圖案化半導體層206內形成一源極/汲極延伸區域(source/drain extension region)(圖未示)。

如第2圖所示，在完成源極/汲極延伸區域的製作之後，本較佳實施例係於半導體基底200上形成一複合絕緣層220，且複合絕緣層220係覆蓋圖案化半導體層206、圖案化硬遮罩214與閘極層212。在本較佳實施例中，複合絕緣層220係為一雙層(bi-layered)結構，而此雙層結構係如第2圖所示，由下而上依序包含一第一絕緣層222與一第二絕緣層224。第一絕緣層222之蝕刻率不同於第二絕緣層224之蝕刻率。舉例來說，第一絕緣層222可包含一氮化矽層；而第二絕緣層224則包含一氧化矽層。此外，本較佳實施例之第一絕緣層222較佳為一利用原子層沈積(atomic layer deposition，ALD)方法形成之具有均勻覆蓋性的共形(conformal)氮化矽膜層，其厚度約為50nm～100nm。第二絕緣層224則可為一利用化學氣相沈積(chemical vapor deposition，CVD)方法形成的氧化矽膜層，其厚度約為200nm～300nm。

請參閱第3圖。接下來移除部分複合絕緣層220，例如利用一非等向性(anisotropic)之乾蝕刻(dry etching)方法蝕刻第二絕緣層224，以於圖案化硬遮罩214與閘極層212周圍形成一第一側壁子230，同時於圖案化半導體層206周圍形成一第二側壁子232。需注意的是，由於圖案化硬遮罩214、閘極層212與閘極介電層210之高度總和約為圖案化半導體層206的一倍，因此根據乾蝕刻方法的蝕刻特性，圖案化半導體層206周圍的第二側壁子232在形成時即自動地小於第一側壁子230。如第3圖所示，第一側壁子230之寬度a永遠大於第二側壁子232之寬度b。此外，在形成第一側壁子230與第二側壁子232時，係同時暴露出部分複合絕緣層220，即暴露出部分第一絕緣層222。

請參閱第4圖。接下來，可利用一等向性(isotropic)之濕蝕刻(wet etching)方法，例如利用稀釋氫氟酸(dilute hydrogen fluoride，DHF)移除第二側壁子232以暴露出部分複合絕緣層220，即暴露第一絕緣層222。此外，濕蝕刻方法更同時移除部分第一側壁子230，以於圖案化硬遮罩214與閘極層212周圍形成一第三側壁子234，且第三側壁子234係小於第一側壁子230。值得注意的是，在進行濕蝕刻方法移除第二側壁子232時，第一絕緣層222仍覆蓋圖案化半導體層206、圖案化硬遮罩214與閘極層212，因此圖案化半導體層206與閘極層212係由第一絕緣層222所覆蓋且保護，而可避免在濕蝕刻方法中受到任何影響。

請參閱第5圖。接下來，可利用另一等向性之濕蝕刻方法，例如利用熱磷酸(hot phosphoric acid)移除暴露出之複合絕緣層220，即移除暴露出第一絕緣層222，以暴露出圖案化半導體層206，並使第三側壁子234包含第一絕緣層222與第二絕緣層224。需注意的是，由於對蝕刻率的不同，在移除第一絕緣層222時，並不會影響第三側壁子234的輪廓。另外，由於第一絕緣層222係為一較薄的共形膜層，因此可在不影響圖案化半導體層206的前提下輕易地移除。最後，當第一絕緣層222與圖案化硬遮罩214包含相同材料(例如：氮化矽)時，部分的圖案化硬遮罩214係可於本道濕蝕刻方法中移除，因而降低了圖案化硬遮罩214與閘極層212的總和高度。

請參閱第6圖。在形成移除第一絕緣層222而暴露出圖案化半導體層206之後，可進行一選擇性磊晶成長(selective epitaxial growth，SEG)製程，於圖案化半導體層206表面形成一磊晶層208。另外在SEG製程中係可依據多閘極電晶體元件的導電型式加入晶格常數不同於圖案化半導體層206之晶格常數的材料，同時更可於SEG製程之中、之前、或之後加入具有導電型式的摻雜質(dopant)，至此可完成多閘極電晶體元件之源極/汲極之製作，也同時完成本較佳實施例所提供之多閘極電晶體元件240之製作。

根據本較佳實施例所提供之多閘極電晶體元件之製作方法，係可藉由蝕刻率的不同，在製作所需側壁子時，可藉由第一絕緣層222作為一保護層，以保護圖案化半導體層206的輪廓。隨後更在不影響圖案化半導體層206輪廓的前提下移除第一絕緣層222，使圖案化半導體層206的側壁以及頂部皆暴露出來。換句話說，本較佳實施例係可增加圖案化半導體層206的暴露面積。由於SEG製程中，磊晶層208僅會沿矽材料表面成長，因此本較佳實施例中可藉由增加圖案化半導體層206的暴露面積，更增加磊晶層208的成長場所。因此SEG製程後，圖案化半導體層206的頂部及側壁都因磊晶層208的存在而增大，即源極/汲極被增大，故可達到降低多閘極電晶體元件240源極/汲極處電阻之目的。同時，亦因磊晶層208成長於暴露出之圖案化半導體層206表面，而增加了源極/汲極之表面積，更有利於改善後續接觸插塞製程的製程容忍度。

請參閱第8圖至第12圖，第8圖至第12圖係為本發明所提供之一種多閘極電晶體元件之製作方法之一第二較佳實施例之示意圖。首先需注意的是，第二較佳實施例中與第一較佳實施例相同之元件係以相同之符號說明，此外相同元件所包含之材料與形成方法係可參閱第一較佳實施例所述，故於此不再贅述。如第8圖所示，本較佳實施例首先提供一半導體基底200，例如一具有複數個STI 204之塊矽基底。

請繼續參閱第8圖。接下來於半導體基底200上形成一圖案化硬遮罩(圖未示)，隨後進行一蝕刻製程，用以移除半導體基底200上的部分半導體材料，而於半導體基底200上形成至少一圖案化半導體層206，圖案化半導體層206係如第8圖所示包含至少一多閘極電晶體元件之鰭片部分。鰭片部分具有一寬度與一高度，而其寬度與高度具有一比例，該比例可為1：1.5~1：2。

請仍然參閱第8圖。接下來依據前述實施例所述之步驟，於半導體基底200上形成一覆蓋部分圖案化半導體層206的一閘極介電層210與一閘極層212。另外可參考第7圖所示，閘極介電層210與閘極層212之延伸方向係與圖案化半導體層206之延伸方向垂直，且閘極介電層210與閘極層212係覆蓋部分圖案化半導體層206的側壁。此外，在完成閘極介電層210與閘極層212之製作後，本較佳實施例係於圖案化半導體層206內形成一源極/汲極延伸區域(圖未示)。

如第8圖所示，在完成源極/汲極延伸區域的製作之後，本較佳實施例係於半導體基底200上形成一複合絕緣層320，且複合絕緣層320係覆蓋圖案化半導體層206、圖案化硬遮罩214與閘極層212。於第一較佳實施例不同的是，本較佳實施例中複合絕緣層320係為一三層(tri-layered)結構，以及在第一絕緣層322與第二絕緣層3224之間更設置一第三絕緣層326。第一絕緣層322與第二絕緣層324之蝕刻率不同於第三絕緣層326之蝕刻率，此外第一絕緣層322與第二絕緣層324之蝕刻率亦可不同。舉例來說，第一絕緣層322可包含一氮化矽層、第三絕緣層326包含一氧化矽層、第二絕緣層324則可包含一氮化矽層，且較佳為一碳摻雜(carbon-doped)氮化矽層。此外，本較佳實施例之第一絕緣層322與第三絕緣層326較佳為一利用原子層沈積方法形成之具有均勻覆蓋性的共形膜層，其厚度總和約為不大於100nm，第二絕緣層324則可為一利用化學氣相沈積方法形成的氮化矽膜層，其厚度約為200nm～300nm。由此可知本較佳實施例所提供之複合絕緣層320係為一包含氮化矽-氧化矽-氮化矽的NON結構層。然而，複合絕緣層320亦可為一包含氧化矽-氮化矽-氧化矽的ONO結構層。

請參閱第9圖。移除部分複合絕緣層320，例如利用一非等向性之乾蝕刻方法蝕刻第二絕緣層324，以於圖案化硬遮罩214與閘極層212周圍形成一第一側壁子330，同時於圖案化半導體層206周圍形成一第二側壁子332。如前所述，由於圖案化硬遮罩214、閘極層212與閘極介電層210之高度總和約為圖案化半導體層206的一倍，因此根據乾蝕刻方法的蝕刻特性，圖案化半導體層206周圍的第二側壁子332在形成時即自動地小於第一側壁子330。如第9圖所示，第一側壁子330之寬度a永遠大於第二側壁子332之寬度b。此外，在形成第一側壁子330與第二側壁子332時，係同時暴露出部分複合絕緣層320，即暴露出部分第三絕緣層326。

請參閱第10圖。接下來，可利用一等向性之濕蝕刻方法，移除第二側壁子332以暴露出部分複合絕緣層320，即暴露複合絕緣層320的第三絕緣層326。此外，濕蝕刻方法更同時移除部分第一側壁子330，以於圖案化硬遮罩214與閘極層212周圍形成一第三側壁子334，且第三側壁子334係小於第一側壁子330。值得注意的是，在進行濕蝕刻方法移除第二側壁子332時，第三絕緣層326與第一絕緣層322仍覆蓋圖案化半導體層206、圖案化硬遮罩214與閘極層212，因此圖案化半導體層206與閘極層212係由第三絕緣層326與第一絕緣層322所覆蓋且保護，而可避免在濕蝕刻方法中受到任何影響。

請參閱第11圖。接下來，可利用另一等向性之濕蝕刻方法移除暴露出之複合絕緣層320，即移除暴露出第三絕緣層326，以暴露出第一絕緣層322，且第一絕緣層322仍然覆蓋部分圖案化半導體層206與部分圖案化硬遮罩214。由於蝕刻率的不同，在移除第二絕緣層324時，並不會影響第三側壁子334的輪廓。

請參閱第12圖。隨後，再利用另一等向性之濕蝕刻方法移除暴露出之第一絕緣層322，以暴露出圖案化半導體層206，並使第三側壁子334包含第一絕緣層322、第三絕緣層326與第二絕緣層324。需注意的是，由於第一絕緣層322係為一較薄的共形膜層，且其蝕刻率可與第三絕緣層326不同，因此在移除第一絕緣層322時，對第三側壁子324輪廓的影響可降至最低。另外，亦由於第一絕緣層322係為一較薄的共形膜層，因此可在不影響圖案化半導體層206的前提下輕易地移除。最後，當第一絕緣層322與圖案化硬遮罩214包含相同材料(例如：氮化矽)時，部分的圖案化硬遮罩214係可於本道濕蝕刻方法中移除，因而降低了圖案化硬遮罩214與閘極層212的總和高度。

在形成移除第一絕緣層322而暴露出圖案化半導體層206之後，可如第一較佳實施例所述進行一選擇性磊晶成長製程，於圖案化半導體層206表面形成一磊晶層(示於第7圖)208。另外在SEG製程中係可依據多閘極電晶體元件的導電型式加入晶格常數不同於圖案化半導體層206之晶格常數的材料，同時更於SEG製程之中、之前、或之後加入具有導電型式的摻雜質，至此可完成多閘極電晶體元件之源極/汲極之製作，也同時完成本較佳實施例所提供之多閘極電晶體元件240之製作。

根據本較佳實施例所提供之多閘極電晶體元件之製作方法，係可藉由蝕刻率的不同，在製作所需側壁子時，可藉由第一絕緣層322與第三絕緣層326作為一保護層，以保護圖案化半導體層206的輪廓。此外，若是保護層的厚度較低，在移除複合絕緣層時可能發生膜層底部被向內蝕刻，而造成側壁子甚至是閘極層212的損傷。因此，本較佳實施例更提供多層絕緣層，例如利用蝕刻率不同的第一絕緣層322與第三絕緣層326降低前述底部向內蝕刻的情形發生。最後，更在不影響圖案化半導體層206輪廓的前提下移除第一絕緣層322，使圖案化半導體層206的側壁以及頂部皆暴露出來。換句話說，本較佳實施例亦可增加圖案化半導體層206的暴露面積，進而增加後續SEG製程中磊晶層208的成長場所。因此SEG製程後，圖案化半導體層206的頂部及側壁都因磊晶層208的存在而增大，即源極/汲極被增大，故可達到降低FinFET源極/汲極之電阻以及改善後續接觸插塞製程的製程容忍度之目的。

另外，本發明所提供之多閘極電晶體元件之製作方法，係可用以製作如第7圖所示之三閘極(tri-gate)電晶體元件，但亦可用以製作雙閘極(double-gate)電晶體元件。

綜上所述，根據本發明所提供之多閘極電晶體元件之製作方法，係藉由複合絕緣層作為一保護層，因此在移除覆蓋該圖案化半導體之側壁子時，可確保下方之圖案化半導體層不致受損。是以，本發明所提供之多閘極電晶體元件可在不影響圖案化半導體輪廓之前提下，使圖案化半導體層暴露於半導體基底上，以便增加後續選擇性磊晶成長製程中可供磊晶層成長的面積，最終達到降低FinFET源極/汲極電阻之目的。同時，亦因磊晶層成長於暴露出之圖案化半導體層，故可增加源極/汲極之表面積，更有利於改善後續接觸插塞製程的製程容忍度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．鰭式場效電晶體元件

102．．．矽覆絕緣基板102

104．．．高介電常數絕緣層

106．．．閘極

108．．．源極/汲極

200．．．半導體基底

202．．．矽基底

204．．．底部氧化層

206．．．圖案化半導體層

208．．．磊晶層

210．．．閘極介電層

212．．．閘極層

214．．．圖案化硬遮罩

220．．．複合絕緣層

222．．．第一絕緣層

224．．．第二絕緣層

230．．．第一側壁子

232．．．第二側壁子

234．．．第三側壁子

240．．．多閘極電晶體元件

320．．．複合絕緣層

322．．．第一絕緣層

324．．．第二絕緣層

326．．．第三絕緣層

330．．．第一側壁子

332．．．第二側壁子

334．．．第三側壁子

a．．．第一側壁子寬度

b．．．第二側壁子寬度

第1圖係為一習知FinFET元件之立體示意圖。

第2圖至第7圖係為本發明所提供之一種多閘極電晶體元件之製作方法之一第一較佳實施例之示意圖，其中第2圖至第6圖係為第7圖中沿A-A’切線之剖面示意圖。

第8圖至第12圖係為本發明所提供之一種多閘極電晶體元件之製作方法之一第二較佳實施例之示意圖。

200．．．半導體基底

202．．．矽基底

204．．．底部氧化層

206．．．圖案化半導體層

210．．．閘極介電層

212．．．閘極層

214．．．圖案化硬遮罩

222．．．第一絕緣層

234．．．第三側壁子

Claims (20)

1. 一種多閘極電晶體元件之製作方法，包含：提供一半導體基底，該半導體基底上形成有一圖案化半導體層、一閘極介電層與一閘極層，且該閘極介電層與該閘極層覆蓋部分該圖案化半導體層；於該半導體基底上形成一複合絕緣層，該複合絕緣層覆蓋該圖案化半導體層與該閘極層，且該複合絕緣層由下而上至少包含一第一絕緣層與一第二絕緣層；進行一第一蝕刻製程，用以移除部分該複合絕緣層，以於該閘極層周圍形成一第一側壁子，同時於該圖案化半導體層周圍形成一第二側壁子；移除該第二側壁子以暴露出部分該第一絕緣層，且該第一絕緣層覆蓋部分該圖案化半導體層，同時移除部分該第一側壁子，以於該閘極層周圍形成一第三側壁子；以及移除暴露出之該第一絕緣層，以暴露出該圖案化半導體層。
2. 如申請專利範圍第1項所述之製作方法，其中該半導體基底包含矽覆絕緣(silicon-on-insulator，SOI)基底或塊矽(bulk silicon)基底。
3. 如申請專利範圍第1項所述之製作方法，其中該閘極介電層包含一高介電常數材料。
4. 如申請專利範圍第1項所述之製作方法，其中該複合絕緣層範圍第1項所述之製作方法，其中該第一側壁子大於該第二側壁子。
5. 如申請專利範圍第1項所述之製作方法，其中該第一絕緣層之蝕刻率不同於該第二絕緣層之蝕刻率。
6. 如申請專利範圍第5項所述之製作方法，其中該第一絕緣層包含氮化矽，該第二絕緣層包含氧化矽。
7. 如申請專利範圍第1項所述之製作方法，其中該第一絕緣層之一厚度係介於50-100埃(angstrom)。
8. 如申請專利範圍第1項所述之製作方法，其中該第一蝕刻製程包含一非等向性蝕刻製程。
9. 如申請專利範圍第1項所述之製作方法，更包含進行一第二蝕刻製程，用以移除暴露出之該第一絕緣層，以暴露出該圖案化半導體層。
10. 如申請專利範圍第9項所述之製作方法，其中該第二蝕刻製程包含一等向性蝕刻製程。
11. 如申請專利範圍第1項所述之製作方法，其中該第三側壁子包含該第一絕緣層與該第二絕緣層。
12. 如申請專利範圍第1項所述之製作方法，更包含一第三絕緣層，形成於該第一絕緣層與該第二絕緣層之間。
13. 如申請專利範圍第12項所述之製作方法，其中該第一絕緣層與該第二絕緣層之蝕刻率不同於該第三絕緣層之蝕刻率。
14. 如申請專利範圍第13項所述之製作方法，其中該第一絕緣層與該第二絕緣層包含氮化矽，該第三絕緣層包含氧化矽。
15. 如申請專利範圍第11項所述之製作方法，其中該第一絕緣層與該第三絕緣層具有一厚度，且該厚度不大於100埃。
16. 如申請專利範圍第11項所述之製作方法，其中進行該第一蝕刻製程，以形成該第一側壁子與該第二側壁子時，係同時暴露出部分該第二絕緣層。
17. 如申請專利範圍第11項所述之製作方法，其中移除該第二側壁子以暴露出部分該第一絕緣層，且該第一絕緣層覆蓋部分該圖案化半導體層，同時移除部分該第一側壁子，以於該閘極層周圍形成一第三側壁子之步驟更包含：進行一第二蝕刻製程，用以移除該第二側壁子與部分第一側壁子，以形成該第三側壁子，同時暴露出部分該第三絕緣層，且該第三絕緣層係覆蓋部分該圖案化半導體層；以及進行一第三蝕刻製程，用以移除暴露之該第三絕緣層，以暴露出該複合絕緣層之該第一絕緣層，且該第一絕緣層係覆蓋部分該圖案化半導體層。
18. 如申請專利範圍第17項所述之製作方法，其中該第二蝕刻製程與該第三蝕刻製程分別包含一等向性蝕刻製程。
19. 如申請專利範圍第12項所述之製作方法，其中該第三側壁子包含該第一絕緣層、該第二絕緣層與該第三絕緣層。
20. 如申請專利範圍第1項所述之製作方法，更包含於暴露出該圖案化半導體層後，於該圖案化半導體層內形成一磊晶源極/汲極。