TW201310226A - 具較高效能叢發操作具較低功率消耗持續工作量模式之處理器核心 - Google Patents

具較高效能叢發操作具較低功率消耗持續工作量模式之處理器核心 Download PDF

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Abstract

一處理器可於一第一頻率位準操作經過一第一時間間隔。於該第一時間間隔後，該處理器可自動地從該第一頻率位準轉換至一休眠態。然後於一第二時間間隔後，該處理器可自動地從該休眠態轉換至該第一頻率位準。結果該處理器可於減低的功耗及較高效能操作。

Description

具較高效能叢發操作具較低功率消耗持續工作量模式之處理器核心 發明領域
本發明大致上係有關於處理器。
發明背景
有些處理器核心提供的效能有限，原因在於功耗預算有限。對於以電池操作的產品情況尤為如此。
於涉及高頻活動之叢發，持續數秒或數毫秒時間的叢發模式操作中可達成較高效能。於此等叢發模式操作期間，持續較高效能操作歷經延長時間週期將使得核心超過其持續功率預算。持續功率預算載明為了符合持續功率預算，隨著時間該處理器將消耗的平均電力量。
叢發模式效能例如在互動式圖形應用程式中達成快速響應時間上相當重要，可能要求圖形核心於較高頻率操作且消耗功率超過其持續功率預算所許可的功率。如此，針對較高叢發模式效能的期望可能與達成較低功耗不相一致。較高效能通常係藉較多執行單元達成，而較多執行單元通常導致較大洩漏功耗，使得難以留在持續工作量功耗預算以內。
依據本發明之一實施例，係特地提出一種方法包含於一第一頻率位準操作一處理器經過一第一時間間隔；於該第一時間間隔後，從該第一頻率位準自動地轉換該處理器 至一休眠態；及於一第二時間間隔後，從該休眠態自動地轉換該處理器至該第一頻率位準。
圖式簡單說明
第1圖為本發明之一個實施例之示意說明圖；第2圖為針對本發明之一個假設性實施例頻率對時間之線圖；第3圖包括針對本發明之另一個假設性實施例頻率對時間之線圖；第4圖為一線圖顯示本發明之一假設性實施例的能耗；及第5圖為針對本發明之一個實施例之流程圖。
較佳實施例之詳細說明
依據本發明之若干實施例，即便叢發模式操作持續夠長時間將導致消耗比持續功率預算許可的更多電力，但仍可獲得更高效能、有限時間長度叢發模式操作。叢發模式操作可藉休眠或節電模式補償，其中休眠模式為實質上減少，但非完全去除。於若干實施例中，核心可以規則間隔在較高效能叢發模式與休眠模式間循環，於該處結果導致減低的洩漏功率消耗，使得系統於比持續功率預算歷經短時間所許可的頻率更高的頻率操作，但仍然總體滿足持續功率預算。
核心可以是任何處理器核心，包括圖形核心、中央處理單元核心、或微控制器核心。於若干實施例中，相對於 其持續功率預算，該核心可消耗顯著洩漏功率消耗。
藉由耗用額外時間於休眠模式，核心減少其隨時間而消耗的平均洩漏。核心當非於休眠模式時操作頻率可高於其持續功率預算許可的頻率。舉例言之，叢發模式頻率可於稱作Vmin的最低功能電壓的最大操作頻率。若核心係於比在Vmin的最大操作頻率更高的頻率操作，則須於比Vmin更高的電壓操作，則將消耗甚至更高電力。就此點而言，須注意動態電力以及洩漏隨電壓而呈指數式增加。
參考第1圖，依據本發明之一個實施例，於一個實施例中，系統10可包括積體電路12，包括多個處理器核心16。於若干實施例中，系統10例如為電池供電，電池供電系統10可為膝上型電腦、平板電腦、智慧型手機、或行動網際網路裝置。於某些情況下，可包括只有一個核心，但於其它情況下，可包括2、4或更多個核心。此外，於一個實施例中，整合在同一個積體電路12上者可為圖形控制器核心18。但於其它實施例中圖形控制器核心可被消除，或可為分開積體電路。又在同一個積體電路12上可為最末階快取記憶體(LLC)，於一個實施例中可為共享階3(L3)快取記憶體20。
系統代理器22可包括全部外部介面控制器，於一個實施例中，包括周邊組件互連體(PCI)快速(參考PCI快速2.0規格，2007年1月15日，得自PCI-SIG，美國俄勒岡州97006比佛頓)、直接媒體介面(DMI)、記憶體、及顯示器介面控制器。系統代理器22可包括電力控制單元(PCU)24，於一個實施例中，係為可程式規劃微控制器，其收集有關溫度及電 流之資訊，且可控制積體電路12上的任何核心的互動電壓與頻率。
於一個實施例中，PCU 24可體現較高頻率較高效能模式。於若干實施例中，可在核心間體現功率共享，包括圖形核心18。舉例言之，可於休眠模式中使用節電來歷經有限時間週期達成高於持續位準頻率操作。
耦接至積體電路12者為系統記憶體14。於應用程式空間，系統記憶體14可為批次緩衝器(BB)26，其為基本執行單元。於圖形驅動器空間，系統記憶體14可為指令串流器28。
於後文說明中，描述關聯圖形控制器所體現之一實施例。但本發明可應用至多個不同型別的核心，且絕非限於體現為圖形控制器。
於若干實施例中，藉使用工作循環操作可達成持續功率預算，同時許可較高效能操作。此種工作循環操作係特別適用於下述情況，其中相當大型核心須以相對低的功率預算操作，特別地於某些情況下，核心可能在其頻率擴充區內深入操作。頻率擴充區乃可提升頻率而無須也提高操作電壓的操作頻率區域。
當核心處理持續工作量時，比較其持續功率預算所許可者，係於更高更有效頻率及功率消耗操作。結果，可快速地處理該工作量，且許可本身在重複循環週期前進入休眠態歷經一時間週期。於一個實施例中，休眠態可為C6態，其中只有一個小型快取記憶體仍然作動，在關閉電力前讓核心的架構態儲存。然後平均而言，隨著時間該核心仍然 在其持續功率預算以內操作。
舉例言之，參考第2圖，習知持續頻率f0 32係指習知核心操作，於該處核心係在某個頻率操作，該頻率保持穩定歷經某個時間週期，該時間週期係由此時可容許功率預算決定。注意雖然此種功率預算可改變，但於若干實施例中，功率預算可於任何特定時間點載明。於工作循環操作30中，核心諸如圖形核心係於較高頻率f1操作歷經短時間間隔，指示為ton，然後關閉電力歷經一時間週期toff，及重複循環。每個循環週期中，作動時間及關閉時間無需為相同而可改變。
工作循環操作對軟體而言可為全透明。應用程式遞交訊框給一驅動器，驅動器以欲在該執行單元上執行的核心填補該指令串流器。然後於若干實施例中，以對軟體為透明之方式，功率控制單元決定何時關閉核心的電力或啟動電力。
當功率控制單元決定核心關閉電力作為工作循環操作的一部分時，可發送訊息要求核心關閉電力。於一個實施例中，此一訊息封阻指令串流器發送更多工作或核心程式(kernels)給處理器核心。但於若干實施例中，許可完成在核心管線中已經在進行中的工作。
然後，當已經完成擱置工作時，核心儲存其脈絡至一快取記憶體及關閉電力，而不讓驅動器知曉已經完成執行先前遞交的核心程式。從軟體觀點，此等核心程式仍在執行中。後來當功率控制單元決定係為核心喚醒的時間時，發送一訊息給核心而再度喚醒核心。當核心被喚醒時，可做的第一件事中之一者係包括復原脈絡，傳訊給驅動器有 關恰在進入休眠之前，結束執行的核心程式之完成。藉此方式，於若干實施例中，驅動器無法區別核心的習知操作與工作循環操作。
可決定工作循環操作期間操作的最佳頻率f1。此乃於最低操作電壓Vmin所支援的最大頻率。下表顯示電壓(V)頻率(Freq.，單位為十億赫茲)對，以及針對在低洩漏過程之平板電腦圖形核心實例之電力消耗(亦即動態功耗加洩漏功耗(「Lkg power」)等於總功耗，單位為瓦特)來例示說明設定頻率f1之方法的一個實施例。
工作量可假設為GL標準工作量(得自基雄弟資訊公司(Kishonti Informatics))。於本實例中，目標持續功率預算為1.5瓦特。給定一洩漏，於Vmin等於0.675伏特，約0.85瓦特，約0.15十億赫茲之頻率可配合1.5瓦特功率預算。此一頻率比0.55十億赫茲之最大Vmin頻率遠更低，在1.5瓦特預算以內太小而無法達成可容許效能。但若核心係以0.55十億赫茲之最大Vmin頻率及以約46%工作循環操作，則其平均動態功耗為1.1瓦特(0.55十億赫茲之最大動態功耗乘46%等於2.41瓦特乘46%)。其平均洩漏功耗為0.4瓦特，而其平均總功耗為1.5瓦特，於本例示說明中係在其預算以內。
比較於0.15十億赫茲之穩態操作，所得效能增高1.68倍，提供比具有相同平均功率預算的效能增高68%。可達成此項目的之原因在於於本實例中洩漏功耗被閘控54%，留下平均額外頻率及效能的空間。
核心可於在Vmin可支援的最大頻率之更低或更高頻率工作循環。但於較低頻率，效能為較低，原因在於較低頻使用及較大洩漏功耗，留下較少動態功耗的空間。於較高頻率，核心係在頻率擴充區域外部操作，表示須提高電壓。但當電壓升高時，動能功耗及洩漏功耗呈指數增高。為了維持平均功率在功耗預算以內，將要求使用極小工作循環操作，及結果，平均效能係與操作頻率及操作工作循環成正比，平均效能減低。故於Vmin可支援的最大頻率通常為工作循環操作的最佳頻率。
有許多方式來控制圖形核心操作的工作循環。一種方 式係計數時間來執行目標工作循環。該設計可假設預定最差情況圖形工作量，諸如GL標準工作量(得自基雄弟資訊公司(Kishonti Informatics))或3D記號(Mark)06標準工作量，設定檢測圖形核心(得自未來記號公司(Futuremark Corp.))之效能，及基於該種情況設定叢發模式操作之頻率。則目標工作循環為持續模式操作頻率(亦即於工作循環操作不存在正曾經使用的操作頻率)對於最低操作電壓(於本實例為0.55十億赫茲)可支援的最大頻率之比。
至於另一個實例，特別於加速模式(渦輪模式)實施例中，可基於電流能邊際控制工作循環。加速模式許可圖形核心之功率預算隨時間而動態改變。舉例言之，假設於某個時間點，加速模式演算法決定圖形核心須停留在平均1.5瓦特功率預算以內，為求簡明，假設此乃動態功率預算而忽略洩漏功耗。然後在100毫秒之週期以內，圖形核心將已經消耗不超過1.5瓦特x0.1秒或0.15焦耳。圖形核心當操作時將耗用0.15焦耳能量。於一個實施例中，於核心的活動計數器可用來協助測量能耗。當已經消耗此等能量時，則核心須關閉電力直到100毫秒窗逾時為止。藉此方式，圖形核心無需超過其於時窗內部的平均功率預算。
圖形核心工作循環操作可存在於圖形核心加速模式的總脈絡以內。較高的圖形加速模式預算通常允許圖形核心以更高頻率操作。
如此，於第3圖之上圖中，顯示一圖形加速模式操作，其中圖形功率預算隨時間而遞減，迫使圖形頻率也走低，例如 走低至低於Vmin可支援的最大頻率的位準，指示為Fmaxvmin。如下圖顯示，當工作循環操作係藉圖形核心支援時，每當核心被迫於低於最大Vmin頻率之一頻率操作時，取而代之，圖形核心係於最大Vmin頻率操作，但於工作循環方式中除外。
工作循環可藉圖形加速功率預算決定。若不支援工作循環操作，則較低功率預算通常迫使核心至較低操作頻率，反而取而代之，若支援工作循環操作，則將在圖形核心操作上執行較短的工作循環。
於若干實施例中，每次圖形核心關閉電力時，圖形核心脈絡經儲存，而當核心電力再度供電時可復原。如此暗示工作循環操作的週期不應過短而導致圖形核心消耗功率於復原脈絡比較因週期性地關閉電力所導致的洩漏功耗節省的電力更多。當於最大Vmin頻率操作時，圖形核心不應為系統記憶體受限制，原因在於於該頻率操作時，替代於較低頻率操作時，於頻率擴充區域可能無法提供預期的效能效果。
平台溫度可設計成圖形核心不會達到最大溫度行程點，且於其工作循環操作中不會受到溫度節流。否則於某些情況下，該核心可能無法達成預期的效能效果。又，當於最大Vmin頻率操作時，電壓調節器可對核心供給其需要的電流。又在能量存量已經耗盡後，軟體處理圖形工作量的粒度也許可圖形核心極其快速地關閉電力。
圖框通常係藉由應用程式所遞交的多個批次緩衝器處理。批次緩衝器被分解成為多個指令，圖形驅動器將此等指令置於指令串流器。此等指令發送至硬體用於執行。批 次緩衝器之時間長度可從數微秒至數毫秒。
當圖形核心耗盡其關閉電力推衍的能源存量時，其儘快地儲存脈絡與關閉電力。理想上地，在關閉電力前，圖形核心完成已經排程在指令串流器上執行的該工作量。若該工作量係被遞交至在批次緩衝器邊界的該等指令緩衝器，則圖形核心關閉電力可能耗時數毫秒，此點可能無法容許，原因在於可能妨礙達成目標工作循環操作。如此，於若干實施例中，硬體及驅動器可能可支援在更精細的抽拉呼叫或物件邊界上的工作量排程。於若干實施例中，當指令串流器接收到一訊息，到了關閉電力時間時，指令串流器可能不許可排程任何額外物件在演色引擎上處理。目前正在執行的物件在不超過數微秒時間內完成執行，於該點，圖形核心許可儲存脈絡與關閉電力。
參考第4圖，例示說明於批次緩衝器(亦即BBi-2...BBj)邊界上在繪圖引擎遞交的工作量。若該繪圖工作係以抽拉-呼叫或物件解析度遞交，則可達成更精細的工作循環控制。當繪圖引擎為作動或閒置時，圖形能耗隨時間而增減，但平均約為目標DC功率預算，如第4圖指示。操作頻率可設定為於Vmin可支援的最大頻率。但於溫度行程情況下可節流，諸如當接面溫度超過其最大許可值時。
如垂直箭頭指示，當能耗超過DC功率預算時，需要改變來恢復過量功耗。例如藉長期負能際可觸發節流。許可合理工作循環的DC功率預算與平均能耗間之邊際係以雙箭頭指示。
參考第5圖，流程圖例示說明一個操作模式。於若干實施例中，該流程圖可於硬體、軟體及/或韌體體現。於軟體實施例中，流程圖可使用儲存在非暫時性電腦可讀取媒體的指令執行，諸如光學、磁學、或半導體記憶體。於一個實施例中，該順序可儲存於含括作為電力控制單元的一部分之記憶體內。
初始地，於方塊50，圖形核心為作動，表示於一個實施例中係在最大Vmin頻率的RC0或C0功耗態。參考高階組態及電力介面(ACPI)規格4.0a(2010年4月15日)。於菱形52檢查決定是否從電力控制單元接收到暫停。若是，則完成目前物件處理及儲存脈絡，如方塊54指示。然後如方塊56指示，核心進入關閉電力態或C6功耗態。
於菱形58檢查決定是否有來自電力控制單元的喚醒信號。當接收到信號時，狀態被回復工作的完成被傳訊給驅動器，如方塊60指示。於若干實施例中，工作循環圖形操作本身以週期性地功率消耗樣式表現在圖形軌上(第1圖)。於若干實施例中，該週期可於數毫秒至數十毫秒之範圍。
此處描述的圖形處理技術可以多種硬體架構體現。舉例言之，圖形功能可於晶片組集成。另外，可使用分開圖形處理器。至於又另一實施例，圖形功能可藉通用處理器包括多核心處理器體現。
本說明書全文中述及「一個實施例」或「一實施例」，表示聯結實施例所描述的特定特徵、結構、或特性係含括於涵蓋於本發明內部的至少一個體現中。因此「一個實施 例」或「於一實施例中」等片語的出現並非必要係指同一個實施例。此外，特定特徵、結構、或特性可以例示說明的特定實施例以外的其它適當形式實行，全部此等形式皆可涵蓋於本案之申請專利範圍內。
雖然已經就有限數目的實施例描述本發明，但熟諳技藝人士將瞭解由其中做出的多項修改及變化。意圖隨附之申請專利範圍涵蓋落入於本發明之真諦及範圍內的全部此等修改及變化。
10‧‧‧系統
12‧‧‧積體電路
14‧‧‧系統記憶體
16‧‧‧處理器核心
18‧‧‧圖形控制器核心
20‧‧‧共享階3(L3)快取記憶體
22‧‧‧系統代理器
24‧‧‧電力控制單元(PCU)
26‧‧‧批次緩衝器(BB)
28‧‧‧指令串流器
30‧‧‧工作循環操作
32‧‧‧習知持續頻率f0
50-60‧‧‧處理方塊
第1圖為本發明之一個實施例之示意說明圖；第2圖為針對本發明之一個假設性實施例頻率對時間之線圖；第3圖包括針對本發明之另一個假設性實施例頻率對時間之線圖；第4圖為一線圖顯示本發明之一假設性實施例的能耗；及第5圖為針對本發明之一個實施例之流程圖。
10‧‧‧系統
12‧‧‧積體電路
14‧‧‧系統記憶體
16‧‧‧處理器核心
18‧‧‧圖形控制器核心
20‧‧‧共享階3(L3)快取記憶體
22‧‧‧系統代理器
24‧‧‧電力控制單元(PCU)
26‧‧‧批次緩衝器(BB)
28‧‧‧指令串流器

Claims (30)

  1. 一種方法，其係包含：於一第一頻率位準操作一處理器經過一第一時間間隔；於該第一時間間隔後，從該第一頻率位準自動地轉換該處理器至一休眠態；及於一第二時間間隔後，從該休眠態自動地轉換該處理器至該第一頻率位準。
  2. 如申請專利範圍第1項之方法，其中該等第一及第二時間間隔係為不同時間長度。
  3. 如申請專利範圍第1項之方法，其中該第一頻率位準為該處理器於該最低功能電壓的該最大操作頻率。
  4. 如申請專利範圍第1項之方法，其係包括重複地循環該處理器從該休眠態至該第一頻率位準。
  5. 如申請專利範圍第4項之方法，其係包括於該第一頻率位準操作該處理器，同時以與於一較低頻率位準但無循環時將會被消耗的相同位準而消耗功率。
  6. 如申請專利範圍第1項之方法，其係包括隨著時間而變更該操作頻率。
  7. 如申請專利範圍第1項之方法，其係包括以一工作循環操作該處理器，該工作循環的作動週期時間長度係設定來達成一功率消耗目標。
  8. 如申請專利範圍第1項之方法，其係包括迫使該處理器於規則時間間隔進入該休眠態。
  9. 如申請專利範圍第1項之方法，其係包括於關閉電源至該休眠態之前儲存脈絡至一快取記憶體。
  10. 如申請專利範圍第9項之方法，其係包括於關閉電源至該休眠態之前完成擱置的工作之執行，且於關閉電源後報告該等工作的完成。
  11. 一種非暫時性電腦可讀取媒體，其係儲存指令使得一處理器執行下列動作：於一第一頻率位準操作經過一第一時間間隔；於該第一時間間隔後，從該第一頻率位準轉換至一休眠態；及於一第二時間間隔後，從該休眠態轉換至該第一頻率位準。
  12. 如申請專利範圍第11項之媒體，其係進一步儲存指令來使得該等第一及第二時間間隔具有不同時間長度。
  13. 如申請專利範圍第11項之媒體，其係進一步儲存指令來使得該第一頻率位準為該處理器於該最低功能電壓時之該最大操作頻率。
  14. 如申請專利範圍第11項之媒體，其係進一步儲存指令來重複地從該休眠態循環至該第一頻率位準。
  15. 如申請專利範圍第14項之媒體，其係進一步儲存指令來於該第一頻率位準操作，同時以與於一較低頻率位準但無循環時將會被消耗的相同位準而消耗功率。
  16. 如申請專利範圍第11項之媒體，其係進一步儲存指令來隨著時間而改變該操作頻率。
  17. 如申請專利範圍第11項之媒體，其係進一步儲存指令來以一工作循環操作，該工作循環的作動週期時間長度係設定來達成一功率消耗目標。
  18. 如申請專利範圍第11項之媒體，其係進一步儲存指令來迫使該處理器於規則時間間隔進入該休眠態。
  19. 如申請專利範圍第11項之媒體，其係進一步儲存指令來於關閉電源至該休眠態之前儲存脈絡至一快取記憶體。
  20. 如申請專利範圍第15項之媒體，其係進一步儲存指令來於關閉電源至該休眠態之前完成擱置的工作之執行，且於關閉電源後報告該等工作的完成。
  21. 一種設備，其係包含：一圖形核心；一圖形軌，其耦接至該圖形核心來提供電力給該圖形核心；及該圖形核心經歷工作循環操作且於該圖形軌上具有一週期性功率消耗。
  22. 如申請專利範圍第21項之設備，其中該週期性功率消耗具有在約數毫秒至約數十毫秒間之一週期。
  23. 一種設備，其係包含：一處理核心來於一第一頻率位準操作經過一第一時間間隔，於該第一時間間隔後從該第一頻率位準自動地轉換至一休眠態，及於一第二時間間隔後從該休眠態自動地轉換至該第一頻率位準；及耦接至該核心之一記憶體。
  24. 如申請專利範圍第23項之設備，其中該等第一及第二時間間隔係為不同時間長度。
  25. 如申請專利範圍第23項之設備，其中該第一頻率位準為該處理器於該最低功能電壓的該最大操作頻率。
  26. 如申請專利範圍第23項之設備，其中該核心係重複地從該休眠態循環至該第一頻率位準。
  27. 如申請專利範圍第26項之設備，其中該核心係於該第一頻率位準操作，同時以與於一較低頻率位準但無循環時將會被消耗的相同位準而消耗功率。
  28. 如申請專利範圍第23項之設備，其中該核心之操作頻率係隨時間而改變。
  29. 如申請專利範圍第23項之設備，其中該核心係以一工作循環操作，該工作循環的作動週期時間長度係設定來達成一功率消耗目標。
  30. 如申請專利範圍第23項之設備，其中該核心係於規則時間間隔被迫使進入一休眠態。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106527650A (zh) * 2015-09-09 2017-03-22 纬创资通股份有限公司 服务器及其控制方法
TWI576760B (zh) * 2014-01-27 2017-04-01 上海兆芯集成電路有限公司 微處理器及其管理性能和功率消耗的方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9383804B2 (en) * 2011-07-14 2016-07-05 Qualcomm Incorporated Method and system for reducing thermal load by forced power collapse
US10761582B2 (en) * 2011-08-22 2020-09-01 Nvidia Corporation Method and apparatus to optimize system battery-life for static and semi-static image viewing usage models
US9436245B2 (en) * 2012-03-13 2016-09-06 Intel Corporation Dynamically computing an electrical design point (EDP) for a multicore processor
US8924612B2 (en) * 2012-04-04 2014-12-30 Arm Limited Apparatus and method for providing a bidirectional communications link between a master device and a slave device
US9766685B2 (en) * 2013-05-15 2017-09-19 Intel Corporation Controlling power consumption of a processor using interrupt-mediated on-off keying
WO2015023246A1 (en) * 2013-08-10 2015-02-19 Intel Corporation Thermal energy storage, dissipation and emi suppression for integrated circuits using porous graphite sheets and phase change material
US9405345B2 (en) * 2013-09-27 2016-08-02 Intel Corporation Constraining processor operation based on power envelope information
US9600058B2 (en) * 2014-06-24 2017-03-21 Intel Corporation Enhancing power-performance efficiency in a computer system when bursts of activity occurs when operating in low power
US9946327B2 (en) * 2015-02-19 2018-04-17 Qualcomm Incorporated Thermal mitigation with power duty cycle
CN105892614A (zh) * 2015-12-18 2016-08-24 乐视移动智能信息技术（北京）有限公司 一种智能终端的功耗管控方法及系统
US10574542B2 (en) * 2017-03-01 2020-02-25 International Business Machines Corporation System and method for distributing resources throughout a network
US10551901B2 (en) 2017-07-01 2020-02-04 Microsoft Technology Licensing, Llc Core frequency management using effective utilization for power-efficient performance
US11281474B2 (en) 2020-03-31 2022-03-22 International Business Machines Corporation Partial computer processor core shutoff

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3466046B2 (ja) * 1996-04-17 2003-11-10 株式会社ミツトヨ 電子測定システムの省電力方法及び装置
US6496361B2 (en) * 1998-11-16 2002-12-17 Acer Incorporated Embedded CMOS camera in a laptop computer
US7100061B2 (en) * 2000-01-18 2006-08-29 Transmeta Corporation Adaptive power control
KR100369463B1 (ko) * 2000-12-21 2003-01-24 엘지전자 주식회사 휴대용 컴퓨터에서의 호스트 버스 클럭 가변 제어방법
US7203854B2 (en) * 2004-02-12 2007-04-10 Microsoft Corporation System for reconfiguring a computer between a high power and high functionality configuration and a low power and low functionality configuration
US7664970B2 (en) * 2005-12-30 2010-02-16 Intel Corporation Method and apparatus for a zero voltage processor sleep state
JP3846504B2 (ja) * 2005-01-07 2006-11-15 オンキヨー株式会社 低消費電力装置
US7610497B2 (en) 2005-02-01 2009-10-27 Via Technologies, Inc. Power management system with a bridge logic having analyzers for monitoring data quantity to modify operating clock and voltage of the processor and main memory
US7409570B2 (en) * 2005-05-10 2008-08-05 Sony Computer Entertainment Inc. Multiprocessor system for decrypting and resuming execution of an executing program after transferring the program code between two processors via a shared main memory upon occurrence of predetermined condition
US7783905B2 (en) 2006-06-13 2010-08-24 Via Technologies Inc. Method for reducing power consumption of a computer system in the working state
US8347119B2 (en) 2009-06-26 2013-01-01 Intel Corporation System and method for processor utilization adjustment to improve deep C-state use
US8589709B2 (en) * 2009-07-23 2013-11-19 Carnegie Mellon University Systems and methods for managing power consumption and performance of a processor
US8271812B2 (en) 2010-04-07 2012-09-18 Apple Inc. Hardware automatic performance state transitions in system on processor sleep and wake events

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI576760B (zh) * 2014-01-27 2017-04-01 上海兆芯集成電路有限公司 微處理器及其管理性能和功率消耗的方法
CN106527650A (zh) * 2015-09-09 2017-03-22 纬创资通股份有限公司 服务器及其控制方法
CN106527650B (zh) * 2015-09-09 2019-03-29 纬颖科技服务股份有限公司 服务器及其控制方法

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