TW201244366A - Clock generation device - Google Patents
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201244366 07A-110102 37410twf.doc/n 六、發明說明: 【發明所屬之技術領域】 本發明是有關於一種時脈產生裝置,且 -種依據展頻訊號產生單頻時脈訊號的時脈產生^ ^關方、 【先前技術】 從積體電路開始蓬勃發展後,鎖相迴路 直都是電子工業不可缺少的—部分,像 ^成裔 .,動訊號’就是要由-個類比電路的鎖相迴路或a ,作產生,而其衍生電路像是延遲鎖相迴路、:= 電路、展頻電路等也料電子工#上常用的產品夺脈回復 在顯示卡的電路應用上,我們通常合 頻汛號的資料’經過時脈資料回復電路 唯 =以單丄= 的訊號考量下’如何將這個展頻訊成亡 2可藉由設置額外的石英振靈器與倍頻 的訊號’“此種作法將花f較高 有^電路設計複雜度、電路面積與耗電量過大的問題: 【發明内容】 又置韻外的石央振盪器與倍頻器。 201244366 07 A-11 〇 1 〇2 3741 Otwf. doc/n a本發明提出一種時脈產生裝置,包括一頻率合成器、 ,變時脈訊號產生模組、一延遲調整模組以及一頻率調 整單7L。其巾輕時脈訊號產生触祕鮮合成器,接 收二展頻訊號,並據以輸出-第—除頻訊號以及一調變時 脈efl號#中调麦a夺脈訊號具有與展頻訊號相同的調變頻 率。延遲调整模組耦接頻率合成器與頻率偵測單元,依據 頻率合成H中的-上拉訊號以及—下拉訊號產生—第一延 遲時脈訊號,並依據上拉訊號以及下拉訊號調整展頻訊號 與一數位碼訊號間的延遲誤差。頻率調整單元耦接頻率合 成器與延遲赃單元,依據第—延遲時脈訊號輸出數位^ 峨,並依據第-延料脈訊朗整數位碼訊號,以使數 位碼訊號具有和展頻訊軸_簡解,且為展頻訊號 的反函數’解合成ϋ依據第—_崎以及數位碼訊號 輸出一單頻時脈訊號。 在本發明之-實施例中,上述之調變時脈訊號產生模 組包括-除鮮元、-延遲單元以及—頻率差偵測單元。 其中除頻單元用崎展頻訊頻而產生第__訊號以 及一第二除頻訊號。延遲單元耦接除頻單元,延遲第二除 頻訊號i設時間以輸出-延遲訊號。頻率差制單^ 接除頻單元、延遲單元無遲罐,依據帛二除頻訊 號與延遲訊號之間的頻率差耗測展頻訊號的調變, 以輸出上述調變時脈訊號。 在本發明之-實施例中,上述之頻率差侦測單元包括 -取樣單元較單元。其巾取樣單元_除頻單元 4 201244366 07A-110102 3741〇twf.doc/n 行取樣。比广f頻訊號與延遲訊號對第二除頻訊號進 η%車又早70輕接取樣單元與延遲調整模組,依據取 门·^的取樣結果將調變時脈訊號設為高電 ===:;到經過展頻訊號的半個週期=, °周吏寺脈讯號设為低電麼邏輯準位。 - D 之—實施例中,上述之取樣單元包括Μ個第 反态以及Μ個第二D型正反器。其中各 d ==夺脈接收端接收展頻訊號’第一個第—D型正 接至除頻單元以接收第二除頻訊號, 里正反益的貧料輸出端耦接至第i+1 各第二D型正反器的時脈接收二 二η厂弟:0型正反器的資料接收端分別耦接對應 、 里正反器的資料輸出端,各該第二D型正器 資料輸出端耗接至該比較單元。其中i、M為正整數,°且i <i<M-l。 抑制ΐΐίΓ二實施例中,上述之延遲調整模組包括一 3電壓產生早凡、一比較器、一開關、—電壓重置控制 早=、-第-延遲單元、一第二延遲單元、一第三D型正 反器、-計數器以及-延遲線。其中控制電壓產生單元依 據上拉訊號以及下拉訊號產生模擬頻率合成器中之一壓护 振盪器的控制電壓的-模擬控制電壓。比較器之正輸入ς 輕接控制電壓產生單元之輸出端,比較器的負輸入端輛接 至-重置電壓。上述開關搞接於比較器的正輸入端與負輸 入端之間。電壓重置控制單元依據第一延遲時脈訊號控制 201244366 07A-110102 37410twf.doc/n ΐΐϊ 延遲單元延遲第一延遲時脈訊號以 產生-第—延遲時脈訊號。第二延遲單元耦接第 元,延遲第二延遲時脈訊號以產生一第三延遲時脈鮮。 第二D型正反器之時脈接收端耦接第一延遲單妗 端:第二D型正反ϋ之資料輸人她接比較器的輪出端, 依據第二延遲時脈訊號對比較器的輸出端 進订取?:計數器難第三D型正反器之㈣輸出端與第 一延遲單70之輸出端,依據第三延遲時脈訊號與第三D型 正反器所輸th的取獅絲進行龍。延遲_接時 脈訊號產,模組、電壓重置㈣單元、第—輯單元以及 元’依據計數器的計數結果控制調變時脈訊號 的延遲時間,以產生第一延遲時脈訊號。 在本發明之一實施例中,上述之第一延遲單元延遲第 :延遲時脈訊號的時間大於延遲線延遲該調變時脈訊號的 時間。 在本發明之-實施例中’上述之控制電壓產生單元包 括-第-電流源、-第二電流源以及—電容。其中第一電 流_接於-操作電壓與控制電壓產生單S的輸出端之 間。第二電流源输於第―電流源與—接地之間。電容輕 接於第電流源與第二電流源的共同接點與接地之間,第 -電流源與第二電流源相受控於上拉減以及下拉訊號 而對電錢]了充放電,㈣控制電壓產生單元的輸出端產 生模擬控制電壓。 在本發明之-實施例中,上述之頻率調整單元更依據 6 201244366 07A-110102 37410twf.doc/n ===:=數㈣訊號的斜率 率’並將數位碼訊號的丄=:的週期内的頻 上升緣時所關Λ’射當帛—明喊訊號在 位碼訊號的頻率。 曰陕数 同,發明城展頻職產生—調變頻率相 时互為反函數的數位碼訊號,並將其輸出 以使解合成器將展親號轉換輸料—單頻時= ^。她於f知技術產生單頻時脈訊號的方式,不但可省 器與倍頻器而具有減少生產成本的 優點更可降低電路設計複雜度以及耗電量。 為讓本發明之上述特徵和優點能更明顯易懂 牛貫施例,並配合所附圖式作詳細說明如下。 、 【實施方式】 圖1緣示為本發明—實關之時脈產生裝置的示意 圖圖1,時脈產生裝置100包括一頻率合成器1〇2、 Sd炎時脈錢產生模組1()4、-延遲調整模組觸以及 整單元1〇8。其中頻率合成器102耦接調變時脈 戒產生模組104、延遲調整模組106以及一頻率調整單 元108,且延遲調整模組1〇6耦接調變時脈訊號產生模组 104與頻率調整單元108。 一 201244366 07 A-l 10102 3741 Otwf.doc/n 調變時脈訊號產生模組104用以接收一展頻訊號 S1 ’並據以分別輸出一第一除頻訊號DS1以及一調變時脈 訊號CLKMF至頻率合成器102與延遲調整模組1〇6,其 中調變時脈訊號CLKMF具有與展訊號S1相同的調變頻 率。延遲調整模組106依據頻率合成器1〇2中的上拉訊號 UP 1以及下拉訊號DN1產生一第一延遲時脈訊號 CLKMFD1,並依據上拉訊號UP1以及下拉訊號DN1調整 展頻訊號S1與一數位碼訊號DC1間的延遲誤差。頻率調 整單元108則依據第一延遲時脈訊號CLKMFD1輸出數位 碼訊號DC1至頻率合成器1〇2中的三角積分調變器 (Delta-Sigma Modulator ; DSM)(未繪示)’並依據第一延遲 時脈訊號CLKMFD1調整數位碼訊號DC1,以使數位碼訊 號DC1具有和展頻訊號si相同的調變頻率,且為展頻訊 號S1的反函數。也就是說,數位碼訊號dci具有和展頻 訊號si相反的波形’舉例來說’若展頻訊號S1之頻率變 化為一三角波,當展頻訊號S1處於波峰的位置時,數位 碼訊號DC1處於波谷的位置。 如此藉由將具有展頻訊號S1轉換為調變頻率相同, 且互為反函數的數位碼訊號DC1輸入頻率合成器1〇2中的 二角積分調變器,即可使頻率合成器1〇2將展頻訊號S1 轉換輸出為一單頻時脈訊號S2。由於單頻時脈訊號S2為 藉由轉換展頻訊號S1而得到,因此相較於習知技術之單 頻時脈訊號的產生方式’本實施例可省去設置額外的石英 振盤器與倍頻器而具有減少生產成本、電路設計複雜度、 8 201244366 07 A-110102 3741 Otwf.doc/n 電路面積以及耗電量等優點。 一坪、旧來說,調變時脈訊號產生模組1〇4可如圖2所 H2ΐ示為本發明—實施例之調變時脈訊號產生模組 〇4的不,請參照圖2’調變時脈訊號產生模組刚 :延遲單元204以及-頻率細 ^ 牙'頻單元202搞接延遲單元204以及頻率 偵測單几2〇6’延遲單元2〇4麵接頻率差债測單元施, 而頻率差彳貞測單元2G6祕至輯調整模組廳。除頻單 疋搬用以對展頻訊號S1除頻而產生第-除頻訊號DS1 H一第=除頻訊號⑽。其中第—除頻訊號腿輸出至 口成益102以進行頻率合成,而第二除頻訊號ds2則 輸出至延遲單元綱’以使延遲單元204將除頻單元202 所輸出的第二除頻訊號膽延遲1設時間ΔΤ而輸出-^遲訊號DS3。另外’頻率差偵測單元施則依據第二除 '减DS2與延遲訊號DS3之_頻率差來偵測展頻訊 唬以的調變頻帛,以輸出調變時脈訊號CLKMF。 。進一步來說,本實例之頻率差偵測單元2〇6包括一取 ^元210以及一比較單元212。其中,取樣單元21〇耦 接除頻單元2〇2、延遲單元綱以及比較單元犯,比較單 兀212聽接至延遲調整模組106。取樣單it 210用以依 據展頻訊號^與延遲訊號DS3對第二除頻訊號DS2進行 ^樣’比較單& 212則依據取樣單元21〇的取樣結果將調 ’交時脈訊號CLKMF設為高電壓邏鮮位,同時並開始計 時’直到、㈣半個展頻喊S1的職時離,再把調變 201244366 07 A-110102 37410twf.doc/n 時脈訊號CLKMF設為低電壓邏輯準位,以使調變時脈訊 號產生模組104所輸出的調變時脈訊號CLKMF具有和展 頻訊號S1相同的調變頻率。 其中’上述第一除頻訊號DS1、第二除頻訊號DS2 的降頻倍數以及延遲單元204的延遲預設時間Δτ可依據 實際應用情形決疋。舉例來說,為符合Displayport標準的 規格,可將第一除頻訊號DS1的降頻倍數設為64,而第 二除頻訊號DS2則為256(亦即把展頻訊號si之頻率分別 除以64與256)。另外,延遲單元204的延遲預設時間ΔΤ 則設為第二除頻訊號DS2之週期的1.25倍。 當將第一除頻訊號DS1的降頻倍數設為64時,取樣 單元210可例如以本實施例之多個〇型正反器 DFF1A〜DFF64A、DFF1B〜DFF64B來實施。其中D型正 反器DFF1A〜DFF64A的時脈接收端Clk用以接收展頻訊 號S1,第一個D型正反器DFF1A的資料接收端D耦接至 除頻單元202以接收第二除頻訊號DS2,第丨個D型正反 器DFFiA的資料輸出端q耦接至第i+1個d型正反器的 資料接收端D,其中i為正整數,且1<i<63,此外D型 正反器DFF1A〜DFF64A的資料輸出端Q亦分別耦接至D 型正反器DFF1B〜DFF64B的資料接收端D。D型正反界 DFF1B〜DFF64B的時脈接收端Clk用以接收延遲訊& DS3,而D型正反器DFF1B〜DFF64B的資料輸出端Q則 耦接至比較單元212。 D型正反器DFF1A〜DFF64A用以依據展頻訊號S1取 201244366 07A-11G1G2 3741Gtwf.doc/n 樣第二除頻訊號DS2 ’而D型正反器DFF1B〜DFF64B則 用以依據延遲訊號DS3來取樣D型正反器 DFF1A〜DFF64A的輸出。如此,比較單元212便可依據d 型正反器DFF1B〜DFF64B的取樣結果將調變時脈訊號 CLKMF設為高電壓邏輯準位,同時並開始計時,直到經 過半個展頻訊號S1的週期時間後,再把調變時脈訊號 CLKMF設為低電壓邏輯準位,以使調變時脈訊號產生模 組1〇4所輸出的調變時脈訊號CLKMF具有和展頻訊號S1 相同的調變頻率。 上述第二除頻訊號DS2與延遲訊號DS3的波形可如 圖3A〜圖3C所示’其中圖3A為時間對頻率的關係圖,而 圖3B與圖3C為時間對電壓的關係圖。由圖3A可知,延 遲訊號DS3為將第二除頻訊號DS2延遲一延遲預設時間 △τ所產生的訊號。由於第二除頻訊號DS2與延遲訊號DS3 的頻率皆會隨著時間而上升與下降,因此在不同時間點此 兩個訊號所對應的相位值亦會分別隨之變小或變大。如圖 3B所示’假設第二除頻訊號DS2與延遲訊號DS3皆處於 頻率上升的區段’且第二除頻訊號DS2與延遲訊號DS3 的第一個相位值皆為1〇〇微微秒(ps)。隨著頻率的上升, 第二除頻訊號DS2與延遲訊號DS3的相位值皆隨會下 降’例如在本實施例中第二除頻訊號DS2與延遲訊號DS3 的才目鄰週期的相位值.皆以lps的速率遞減。 類似地,當第二除頻訊號DS2與延遲訊號DS3皆處 於頻率下降的區段時,隨著頻率的上升,第二除頻訊號D S 2 11 201244366 07 A-110102 3741 Otwf.doc/n 與延遲訊號DS3的相位值皆隨會上升,例如在圖3C中第 二除頻訊號DS2與延遲訊號DS3的相鄰週期的相位值皆 以lps的速率遞增。 由於第二除頻訊號DS2與延遲訊號DS3間的延遲效 應,每一週期之第二除頻訊號DS2與延遲訊號DS3間的 相位值將會相差lps(如圖3B與圖3C所示),且此相位差 將隨著時間而累積,而藉由比較累積的相位差我們可判斷 出展頻訊號S1的調變頻率。 圖4繪示為圖2實施例之頻率偵測的波形示意圖。請 參照圖4 ’我們利用取樣單元210將第二除頻訊號DS2在 相位0〜90度的區間切分為64個區段’其中每一區段皆做 為是否將調變時脈訊號CLKMF設為高電壓邏輯準位的觀 察窗,而各觀察窗的寬度為第二除頻訊號DS2之週期的 1/256。在第二除頻訊號DS2與延遲訊號DS3皆處於頻率 上升的情形下,延遲訊號DS3的上升緣將隨著相位差的累 積而不斷地向右移。而當延遲訊號DS3的上升緣右移至超 出第一除頻訊號DS2在相位〇〜90度的區間時,比較單元 212即把調變時脈訊號CLKMF設為高電壓邏輯準位並開 始计時,直到經過半個展頻訊號S1的週期時間後,再把 調變時脈訊號CLKMF設為低電壓邏輯準位,如此一來便 可使调變時脈訊號產生模組104所輸出的調變時脈訊號 CLKMF具有和展頻訊號§ 1相同的調變頻率。 類似地,當第二除頻訊號DS2與延遲訊號DS3皆處 於頻率下降的區段時,亦可以相同的方式來決定是否將調 12 201244366 07A-110102 37410twf.doc/n 變時脈訊號CLKMF設為高電壓邏輯準位。如圖3C所示, 當第二除頻訊號DS2與延遲訊號DS3皆處於頻率下降的 區段時,延遲訊號DS3的上升緣將隨著相位差的累積而不 斷地向左移。當延遲訊號DS3的上升緣左移至超出第二除 頻訊號DS2在相位〇〜90度的區間時,比較單元212將會 把調變時脈訊號CLKMF設為高電壓邏輯準位,同時並開 始計時,直到經過半個展頻訊號S1的週期時間後,再把 β周隻時脈訊號CLKMF設為低電壓邏輯準位。值得注音的 疋,上述D型正反器的個數僅為本發明的一示範性實施 例,貫際應用上並不以此為限,使用者可依據實際情形增 減D型正反器的個數。 立圖5繪示為本發明一實施例之延遲調整模組1〇6的; 意圖。請參照圖5,延遲調整模組1〇6包 生單元502、一電壓重置控制單元5〇4、一第 506、一第二延遲單元5〇8、一開關sw卜一比較器 一 D型正反器512、一計數器514以及一延遲線SB。^ 中控制電壓產生單元5Q2搞接比較器5丨〇之正輸入端。^ 關swi輕接於比較器51〇之負輸人端與該控制電壓產生』 元^02之間,其中比較器51〇之負輸入端更麵接至一重】 電壓VR。電壓重置控制單元5〇4轉接至延遲線训的幸 延遲單元5G6減於延遲線516的輸出端以7 I 元通D型正反器512㈣脈接❹ 延遲單元獨之輸出端,D型正反器5^2 * 貝料輸入端D與資料輸出端Q則分難接比較器510的秦 13 201244366 V / l Λ. \J l 02 37410twf.doc/n 出端與計數器514,而計數器514更耦接至第二延遲單元 508與延遲線516。延遲線516的輸入端耦接調變時脈訊號 產生模組104,且延遲線516的輸出端更耦接至頻率差偵 測單元206。 控制電壓產生單元502用以接收頻率合成器1〇2中的 一上拉訊號UP1以及一下拉訊號DN1,並據以產生一模擬 頻率合成器102中之壓控振盪器(未繪示)的控制電壓的模 擬控制電壓VPC。如此便可避免壓控振盪器的控制電壓受 到其它訊號的干擾,進而準確地控制壓控振盪器的運作。 進一步來說,控制電壓產生單元502的實施方式可如圖5 所不,其包括一第一電流源η、一第二電流源12以及一電 容c卜其中第一電流源η與第二電流源12串接於—操作 電壓vc與一接地GND之間,而第一電流源〗丨與第^電 流源12的共同接點耦接至控制電壓產生單元5〇2的輪出端 (亦即比較器510的正輸入端)。電容C1耦接於第—電流源 11與第二電流源12的共同接點與接地GND之間。其中^第 —電流源II與第二電流源Π分別受控上拉訊號υΡ1以及 下拉sfl號DN1以對電容C1進行充放電,以於控制電壓產 生單元502的輪出端產生模擬控制電壓vpc。 電壓重置控制單元504用以依據延遲線516所輸出的 了第一延遲時脈訊號CLKMFD1控制開關SW1的導通狀 態’以短暫地導通開關SW1而將電容C1的電壓重置為重 置電壓VR(在本實施例中其為控制電壓之電壓值的1/2), 進而避免電容C1的電壓過大而影響控制電壓產生單元 201244366 07 A-110102 374 l〇twf.doc/n 502模擬控制電壓的準確性。 第一延遲單元506用以延遲第一延遲時脈訊號 CLKMFD1以產生一第二延遲時脈訊號CLKMFD2,而第 二延遲單元508用以延遲第二延遲時脈訊號CLKMFD2以 產生一第三延遲時脈訊號CLKMFD3。比較器51〇用以將 電容C1的電壓與重置電壓vr進行比較。如此一來,〇型 正反器512便可依據第二延遲時脈訊號CLKMFD2對比較 器510的輸出端進行取樣’以取樣出模擬控制電壓VPC與 重置電壓VR的比較結果。計數器514則依據第三延遲時 脈訊號0^0^«^)3與〇型正反器512所輸出的取樣結果來 進行計數,另外延遲線516則依據計數器514的計數結果 來控制調變時脈訊號CLKMF的延遲時間,以產生第一延 遲時脈訊號CLKMFD卜 圖6A與圖6B繪示為本發明一實施例之展頻訊號 S1、數位碼訊號DC1、模擬控制電壓VPC以及調變時脈 訊號CLKMF的波形示意圖。請參照圖6A與圖6B,圖6A 與圖6B分別繪示為展頻訊號S1落後數位碼訊號Dc:1以 及展頻訊號S1領先數位碼訊號DC1的情形。為使時脈產 生裝置100能輸出單頻時脈訊號S2,必須消除展頻訊號 S1與數位碼訊號DC1之間的延遲時間差(亦即須使展頻訊 號si的波谷對齊數位碼訊號DC1的波峰)。其中由圖6A 與圖6B中可觀察到,由調變時脈訊號CLKMF為高電壓 邏輯準位時所對應的模擬控制電壓VPC為持平狀態或上 升狀態,即可判別數位碼訊號DC1為落後或領先展頻訊號 15 37410twf.doc/n 201244366 Γ)〇 V > 4 » Λ Λ w Λ S1。因此我們可藉由取樣D型正反器512取樣的輸出結 果,來控制調變時脈訊號CLKMF的延遲時間,進而消除 數位碼訊號DC1與展頻訊號si間的延遲誤差。 舉例來說’當D型正反器512取樣比較器510輸出的 結果為高電壓邏輯準位時,代表電容C1的電壓處於上升 的狀態(亦即模擬控制電壓VPC處於上升的狀態”此時計 數器514便會累加計數結果’而延遲線516則依據累加的 計數結果將調變時脈訊號CLKMF的延遲時間加長,以減 少數位碼訊號DC1領先展頻訊號S1的幅度。如此反覆地 進行模擬控制電壓VPC與重置電壓VR的比較,並依據其 比較結果控制調變時脈訊號CLKMF的延遲時間,便可漸 漸地減少數位碼訊號DC1與展頻訊號S1間的延遲誤差, 直到數位碼訊號DC1的波谷對齊展頻訊號si的波峰。依 此類推,當展頻訊號S1落後數位碼訊號DC1時,亦可以 類似的方式來減少數位碼訊號DC1與展頻訊號S1間的延 遲誤差’本領域具通常知識者應可依據上述實施例的教示 推得其實施方式,因此不再贅述。 值得注意的是’上述第一延遲單元506所延遲的時間 必須大於延遲線516所延遲的時間,以確保延遲調整模組 可正確地判斷出數位碼訊號DC1與展頻訊號S1之間 的延遲誤差。 圖7繪示為本發明一實施例之數位碼訊號dci與第一 延遲時脈訊號CLKMFD1的波形示意圖。請參照圖7,頻 率差偵測單元206可依據第一延遲時脈訊號CLKMFD1調 16 201244366 U7A-110102 37410twf.doc/n 整數位碼訊號DCl的頻率。當第—延遲時脈訊號 CLKMFD1在上升緣時,頻率差偵測單元2〇6依據此時所 對應之數位碼訊號DC1的斜率調整數位竭訊號dci在下 一個第一延遲時脈訊號CLKMFD1的週期内的頻率,並將 數位碼訊號DC1的波形重置回波谷的位置。其中若所對應 之數位碼訊號DC1的斜率為正,代表數位碼訊號DC1的 頻率過快,必須減缓數位碼訊號DC1的頻率,若所對應之 數位碼訊號DC1的斜率為負,代表數位碼訊號DC1的頻 率過慢,必須增快數位碼訊號DC1的頻率。如此反覆地調 整在每個第一延遲時脈訊號CLKMFD1的週期内數位碼訊 號DC1的頻率’即可使數位碼訊號DC1的調變頻率漸漸 地接近展頻訊號S1的調變頻率。 ' 綜上所述,本發明利用調變時脈訊號產生模組與頻率 調整單元同步展頻訊號與數位碼訊號間的調變頻率,並利 用延遲調整模組調整展頻訊號與數位碼訊號間延遲誤差, 以使數位碼訊號具有與展頻訊號相同的調變頻率,且與展 頻訊號互為反函數。藉由將此數位碼訊號輸入頻率合成器 中的二角積分調變器,便可使頻率合成器將展頻訊號轉換 輸出為一單頻時脈訊號。相較於習知技術產生單頻時脈訊 號的方式,不但可省去设置額外的石英振盪器與倍頻器而 具有減少生產成本的優點,更可降低電路設計複雜度、 路面積以及耗電量。 雖然本發明已以實施例揭露如上,然其並非用以限定 本發明,任何所屬技術領域中具有通常知識者,在不脫離 17 201244366 v,^-liUi〇2 3741〇twf.doc/n 本發明之精神和範圍内,當可作些許之更動與潤飾,故本 發明之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1繪示為本發明一實施例之時脈產生裝置的示意 圖。 圖2繪示為本發明一實施例之調變時脈訊號產生模組 的不意圖。 圖3A〜圖3C纟會示為本發明實施例之第二除頻訊號與 延遲訊號的波形示意圖。 圖4繪示為圖2實施例之頻率偵測的波形示意圖。 圖5繪示為本發明一實施例之延遲調整模組的示意 圖。 圖6A與圖0B繪示為本發明一實施例之展頻訊號、數 位碼訊號、模擬控制電壓以及調變時脈訊號的波形示意圖。 圖7繪示為本發明一實施例之數位碼訊號與第一延遲 時脈訊號的波形示意圖。 【主要元件符號說明】 100 _·時脈產生裝置 102 :頻率合成器 104 :調變時脈訊號產生模組 106 :延遲調整模組 108 :頻率调整單元 201244366 07A-110102 37410twf.doc/n 202 :除頻單元 204 :延遲單元 206 :頻率差偵測單元 210 :取樣單元 212 :比較單元 512、DFF1A〜DFF64A、DFF1B〜DFF64B : D 型正反 器 502 :控制電壓產生單元 504 :電壓重置控制單元 506、508 :延遲單元 51〇 :比較器 514 :計數器 516 :延遲線 51 :展頻訊號 CLKMFD3 :延遲時脈
DS卜DS2 :除頻訊號 CLKMF :調變時脈訊號 UP1 :上拉訊號 DN1 :下拉訊號 CLKMFD1、CLKMFD2、 DC1 :數位碼訊號 52 :單頻時脈訊號 △T :延遲預設時間 DS3 :延遲訊號 SW1 =開關 19 37410twf.doc/n 201244366 \J t I~i.~ 1 i\J l 02 VR :重置電壓 VPC :模擬控制電壓 II、12 :電流源 Cl :電容 VC :操作電壓 GND :接地
Claims (1)
- 201244366 七、申請專利範圍: 1. 一種時脈產生裝置,包括: 一頻率合成器; 一調變時脈訊號產生模組,耦接該頻率合成器,接收 一展頻訊號,並據以輸出一第一除頻訊號以及一調變時脈 说號’其中調變時脈訊號具有與展頻訊號相同的調變頻率; 一延遲調整模組,耦接該頻率合成器與該頻率偵測單 元丄依據該頻率合成器中的—上拉訊號以及-下拉訊號產 f上第延遲時脈訊號,並依據該上拉訊號以及該下拉訊 號调整4展頻訊號與—數位碼訊號間的延遲誤差;以及 ίί且時脈喊雜該數位碼域,时該數位碼訊 口“展頻訊號相同的調變頻率,且尨玆展相却姑认一除頻單元, 對該展頻訊號除頻而產生該第—除頻訊 -一頻率調整單元,祕賴率合成H與該延遲調整單 二依據該第—延遲時脈訊號輸出該數位碼訊號,並依據―延遲單元,接鎌頻單元,該延遲調整模組, 率差偵測單元,耦接該除 ’延遲該第二除頻訊號 早元,耦接該除頻單元、該延遲單元與 依據該第二除頻訊號與該延遲訊號之間 21 3741〇twf.doc/n 201244366 的頻率差來摘测3亥展頻訊號的調變頻率,以輸出該調 脈訊號。 3.如申睛專利範圍第2項所述之時脈產生裝置,其 該頻率差偵測單元包括: 、 一取樣單元,耦接該除頻單元與該延遲單元,依 展頻=號與=延遲訊號對該第二除頻訊號進行取樣;以及 比^單兀,耦接該取樣單元與該延遲調整模組,依 ^取樣單元的取樣絲㈣讀時脈訊號 同,並開始計時,直到經過該展頻訊號的半‘ 期時間後’把該調變時脈訊號設為低電壓邏輯準位。 該取3瓣撕蝴置, 接收展型正反11 ’各該第—D型正反器的時脈 號’第一個第- D型正反器的資料接 收㈣接至该除頻單元以接收該第二除頻訊號 , =器的資料輸出端轉接至第w : 接收端,其為正整數,且叫⑹;^的貝科 Μ個第二d型正反器久笛 接收端接收該延遲訊號反二= = = = =時脈 端分難接對應的第一 D型正 二:的貝料接收 二D型正反器的資料輸出端』==端,各該第 該延遲調整模^且專包^圍第1項所述之時脈產生裝置,其中 控制電昼產生單元,依據該上拉訊號以及該下拉訊 22 201244366 υ/Λ-ιιυι02 37410twf.doc/n 號產生模擬該頻率合成器中之一壓控振盪器的控制電壓的 一模擬控制電壓; —比較器,其正輸入端耦接該控制電壓產生單元之輸 出端,該比較器的負輸入端耦接至一重置電壓; 一開關,耦接於該比較器的正輸入端與負輸入端之 間; ' 電壓重置控制單元,依據該第一延遲時脈訊號控制 該開關的導通狀態; —第一延遲單元,延遲該第一延遲時脈訊號以產生一 第二延遲時脈訊號; 、—第二延遲單元,耦接該第一延遲單元,延遲第二延 遲時脈訊號以產生一第三延遲時脈訊號; 第一 D型正反器,其時脈接收端輕接該第一延遲單 出端’該第三D塑正反器之資料輸入端耦接該比較 對^f端正反11依據該第二延遲時脈訊號 對5亥比較器的輸出端進行取樣; 一计數器’補該第三D型正反器之資料輸出端與該 =延遲單元讀出端,依_第三延麟脈訊號與該第 —,正反器所輸出的取樣結果來進行計數;以及 置^ί魏’減棚變日幅訊缝生模組、該電壓重 延遲單元以及該頻率調整單元’依據 產夺=、°丨數結轉觸靖時脈峨的延遲時間,以 產生邊第一延遲時脈訊號。 6.如申請專利範圍第5項所述之時脈產生裝置,其中 23 \j2 37410twf.doc/n 201244366 該第一延遲單元延遲該第一延遲 遲線延遲該調變時脈訊號的時間。° ^、時間大於該 7.如申請專利範圍第5項所述之時 該控制電壓產生單元包括·· 延 置,其中 一第一電流源,耦接於一操作電 單元的輸出端之間; 以及-第二電流源’叙接於該第一電流源與—接地之間; 接賴於該第—電流源與該第二電流源的共同 接點與_地之間,該第—電流源與該第二電 = 控於該上拉tfU纽及訂拉訊⑽_電料行充二電^ 以於電壓產生單元的輸出端產生該模擬控制電壓。 該頻ί明替請Λ利範圍第1項所述之時脈產生裝置,其中 二二者早7^更依據该第一延遲時脈訊號在上升緣時所 一ί應之该數位碼訊號的斜率調整該數位碼訊號在下一個第 時脈訊號的週期内的頻率,並將該數 形重置回波谷的位置。 1 L现幻及 9.如申請專利範圍第8項所述之時脈產生裝置, 延遲時脈訊號在上升緣時所對應之該數位碼訊號 、"率為正時,減緩該數位碼訊號的頻率,當對應之該數 位石馬喊的斜率為貞時,增快魏位碼訊號 的頻率。 24
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