TW201229762A - Memory system - Google Patents

Description

201229762 六、發明說明： 【發明所屬之技術領域】 本實施形態係關於一種記憶體系統。 本申請案係基於且主張2010年9月24曰申請之先前的曰 本專利申請案第2010-214357號的優先權的權益，該申請 案之全文以引用的方式併入本文。 【先前技術"】 近年來，便攜式智慧終端或電子書籍等、行動機器中保 持大量之資料而高速存取之技術正越來越重要。進而，就 資訊機器之輕量化與節能之觀點而言，不具有監控器等可 動部分之記憶體之矽化正快速發展。此時，重要的是如何 完全利用記憶體製造時之性能之邊緣部分之記憶體單元。 藉此，可實現記憶體之生產性提高帶來的廉價化及大容量 化。進而，保存於此種大容量記憶體中之資料可靠性之確 保亦變得重要。 即便未伴隨大規模之技術革新，作為實現記憶體之大容 量化之方法，亦存在增加每一記憶體單元之儲存容量的多 值化技術。又，作為對於邊緣之記憶體單元而保證資料之 技術存在ECC。尤其係，對於NAND快閃記憶體而言，記 憶體單元之多值化及ECC之系統技術成熟，處於大致已完 成之階段。 此種NAND快閃記憶體之用途遍及行動終端或ssd等， 呈越來越多元化之趨勢。伴隨於此，需要實現NAND快閃 記憶體之進一步的技術性飛躍’為此，需要實施先前已有 158417.doc 201229762 之多值化技術或ECC之革新變更。 然而’經多值化之NAND快閃記憶體原本係基於未假定 多值化之規格發展而成者。又，ECC亦係基於以記憶體全 體之系統為對象之技術而應用於NAND快閃記憶體。因 此’該等多值化技術與ECC並非符合NAND快閃記憶體之 記憶體單元之多值化的最佳技術。 【發明内容】 本發明之貫施形態係提供一種使用資料可靠性得以提高 之多值儲存單元之記憶體系統。 實施形態之記憶體系統包括：單元陣列，其包含字元 良ス及由上述子元線選擇、且根據不同之複數個物理量 1 立準儲存資料的複數個記憶體單元；暫存器，其保持自外 部所輸入之第1資料；及資料轉換部，其將保持於上述暫 存器：第!資料轉換為第2資料，將該第2資料覆寫於上述 暫存盗之保持第丨資料的區域，進而將保持於上述暫存器 之第2資料轉換為記錄於上述記憶體單元之第3資料，將該 第3資料覆寫於上述暫存器之保持第2資料的區域。 ^ 根據本發明之實施形態，可提供—種使用資料可靠性得 以提高之多值儲存單元之記憶體系統。 【實施方式】 以下’ -面參照圖式一面對實施形態之記憶體系統進行 [貫施形態之概要] 記憶體系統係藉 由單元陣列之微細化、單元陣列等之構 158417.doc 201229762 造之三維化、對用於記憶體單 現儲存容量之高密度化。並且 之S己憶體系統之高密度化而言 多值化。 70之物理現象之研究等而實 ，對於實現穩定製造步驟後 ’有效手段為記憶體單元之 尤其係，對於NAND快閃記憶體而言，多值化飛速進 展，每一單元儲存8值之3位元單元已實用化。然而，其以 ^之記憶體單it之多值化伴隨急劇的可靠性之劣化，對於 單位元單元而言，帶來至少兩位數以上之錯誤率之增加。 如此’就可靠性與生產良率之問題而言，記憶體單元之多 值化之進展雖可期望作為大容量檔案記憶體之實現手段， 但亦存在困難之問題。 、若可克服該記憶體單元之多值化時之問題且有效地進行 活用’便可長期地利用穩定的财仙快閃記憶體之製造步 驟’且可達成NAND㈣記憶體之儲存容量之高密度化。 因此’於第1實施形態中 種利用李度量碼之記憶體 出 ’基於如下所示之主旨而提 系統。 ⑴記憶體單it之錯誤大多情形時係藉由對記憶體單元 之鄰接位準之寫入、或自記憶體單元作為鄰接位準讀出等 所產生m此種情形時，料前之記憶體單元分配二 進制位元時，有時錯誤量會變大。因&，以下所說明之實 施形態之記憶體系統係利㈣由簡化對記憶體單元之值之 分配而提高可靠性的多值儲存單元。 ⑺記憶體單元之多值位準可作為自基礎位準之高度而 捕捉。即’經多值化之記憶體單元原本*適於健存以二進 1584I7.doc 201229762 制進行數位化之資訊，而是適於儲在以哲金r w

單元（以下稱為「p-adic單元」）而構成。 (3)因對於記憶體單元之鄰接位準之寫入、或自記憶體 單元作為鄰接位準讀出等而產生之錯誤之情形時的有效

，錯誤校正碼）為有限體Zp之李 code)。因此，以下所說明之實施形態 係利用使用有防止產生錯誤之檢索遺漏 之李度量碼的ECC系統。 (4) 利用p-adic單元之NAND快閃記憶體之構成與先前之 NAND快閃s己憶體之構成不同。因此，以下所說明之實施 形態中，提示具體記憶體系統之規格之主旨内容，並對基 於此而構成的記憶體系統進行說明。 (5) 於欲增大可校正之錯誤量之情形時，作為利用李度 量碼之ECC之錯誤校正方法，有時利用使用歐幾裏得疊代 法之錯誤校正方法有效。因此，對為實現使用歐幾裏得疊 代法而進行錯誤校正之記憶體系統所必需的具體電路進行 說明。 [第1實施形態] <李度量碼> 首先’對李度量碼之概要進行說明。 表不代碼之符號C為數i所示之整數。 [數1] 158417.doc 201229762

Scj<P

Cj 6 GF(p) = Zp, 〇 該等整數之計量 以下之整數表示 [數2] 以1Cjl表示李度量’且所有李度量_P/2 ，則李度量丨Cj丨之定義變為如數2般。 〇^j<p/2 : |Cj| = c. P/2<c<p : |Cj| = p_Cj 代媽C認為係n=fM個符號〜之排列，故可表示為〇(Cl °2…Cn)。代碼C之計量W(C)係如數3般定義為各符號 之李度量|Cj|之和。 [數3] w(c) = |c,| + |c2| + A + |Cn| 又，代碼間之距離係以對應於代碼之各符號之差之李度 量之和而疋義。此處，2個符號(；與y之差（李距離）dL(e， 係如數4般。 [數4] (。，y)=w(c - y) 進而’代碼C之最小李距離如數5所示係以代碼c之計量 w(C)之最小之計量而定義。 [數5] 心(C) = min w(C) 此時’李度量碼係包含數6所示之生成矩陣G及徵候群矩 陣Η之代碼間之最小距離為2γ、且可進行γ-l以下之李度量 之錯誤校正的代碼。 [數6] I58417.doc 201229762 '1 « 2 2 Λ (ρ-ι)" '1 2 Λ (ρ-ΐ) ' G = 1 Ik t 22 Μ Λ (ρ-1)2 Η = I1 2】 Λ (ρ-ι)1 Μ 0 Μ 9 Μ Μ 0 Μ lk 2k Λ (p-i)k. y-1 2γ-ι Λ (ρ-ΐΓ 此處，若將代碼c之字長設為n、將資料之字長設為k，則 Y=n-k ’ γ表示代碼c所含之冗餘字長。 為生成以此方式構成之李度量碼而經輸入轉換之資料係 以k位數之Ρ進數表示。該Ρ進數之各位之數係ζρ之要素， 故將其作為李度量瑪之資料字X，❿彳自生成矩陣G獲得 代碼表現為運算C=XG〇將所得之碼字儲存於記憶體。將 所儲存之Zp之數產生的錯誤之資訊作為自記憶體讀出之李 度量碼之資料字Y，自運算s=Yir(H、H之轉置矩陣）獲得 徵候群，而可計算錯誤之位置與量，且可校正錯誤。 <資料處理之原理、徵候群轉換法> 其次’對使用p-adic單元之NAND快閃記憶體中之資料 處理之方法原理進行說明。以下，將該原理稱為「徵候群 轉換法」。 p-adic單元令所保持之碼字c之成分係邙之數，各成分 受到各種擾亂而引起變化，如數7所示，變化為含有不同 成分之碼字Y。 [數7] 自該Y復原C之過程為解碼。於解碼之前求出徵候群。 徵候群<m>S係自Zp中選擇包含3個成分之向量 ，m2 ’ m3)(mi=〇〜p 2)之後，藉由包含該等向量及 158417.doc 201229762 H矩陣之如數8之矩陣運算’作為要素S<m>+Q、s<m>+1..... S<m> + e而求出。此處，ε = γ-1。 [數8] (p-r1) ο Λ 0 _ (m)S = Y 〇 (p-2-〇 Λ 0 Μ Μ 0 Μ _ 0 0 Λ '(ρ-1) 〇 Λ 0 - m2 '1 0 Λ 0 0 (ρ-2) Λ 〇 〇 2 Λ 0 Μ Μ 0 Μ Μ Μ 0 Μ 0 〇 八{ρ-(ρ-1)} _〇 0 Λ (ρ-1乂 Η' 6又 S = (S<m> + l)(卜〇~ε)，自 <Π1> + 1 = 〇 求出 S〇，若 |S〇|g £則 開始解碼。 藉由生成矩陣G與徵候群矩陣Η之構成係以GHt=0(mod P)之方式構成，若設Y=C+E，則對於c而言如數9般其對應 部分為零，且S可以E之成分表示。 [數9] 九-清(j)v 备 一 士 -s(m). =|(p-rr3(p-j)-(jr〇yyj=§fr-rt3(p-j)-〇rej j=l 再者，可知若設<111>=<0>、1=〇)(61，62，···， en) ’則可表示為s =s y j ’ S Q為各錯誤之總和。 於之情形時， 錯誤。即便不W該條件=以下之徵候群轉換法求出 錯誤之值，但無法判別复計算獲得對於代碼成分之 代碼的錯誤，故盔法用：係真之代碼之錯誤、抑或相鄰之 …、去用於錯誤校正。其原因在於，李度量 158417.doc 201229762 碼之可錯誤；k正之必要條件係代碼間之李度量之最小值為 2γ，該情形時s〇之李度量必須為ε以下即錯誤成分之李 度量之總和必須為ε以下。 於|SG|S ε之情形時， 首先進行的是徵候群 進入徵候群轉換法之錯誤搜索，但 之轉換。此處，相對於S<m>+G#0之

uS <m> + €> m根據數1〇求出，並據此獲得新 的徵候群 u<m>S=(uS<m>+。，uS, [數 10] uS〈十 =εΞΐι|^)(η、 Η 繼而，使用經轉換之徵候群進行錯誤之解碼，對該方法 進行說明。 儲存於記憶體單元陣列之代碼包含錯誤E=(ei，e2，…， n)(n P 1) ’故對於新的徵候群而言假想錯誤為 e】’ u(2)<m>e2 ’ …，u⑻<、1}。該等n=p i個錯誤 成分經轉換而得者係如數n般分類為2個組j+與】。 [數 11] J+ = {) € (1,2, A,n>, u〇)<m)ej < p/2} J-={je(l,2,A,n> u(j)Wej>p/2} 即。，於符號之錯誤量為u(j)<m>ej<p/22情形時，係分類為 符號Cj之位置j之集合J+、與符號之錯誤量為時 之符號Cj之位置j的集合J-。基於該等組而如數12般構成Zp 上之多項式Λ(χ)、v(x)。 [數 12] 158417.doc 201229762

A(x)=n(i-jx)u〇)<ra\ ν(χ)=π(ι «jx)P-u(j)H JSj+ jeJ- 如此，多項式Λ(χ)變成具有j+之錯誤成分位置〗之反數 根，且具有此錯誤成分之李度量即u⑴<m>ej作為根之多重 度的多項式。另-方面’多項式V(x)變成具有j.之錯誤成 分位置」之反數作為根、且具有此錯誤成分之李度量p_ u(J) m>ej作為根之多重度的多項式。解碼係最終僅由徵候 群之資訊構成該等多項式並求解而獲得錯誤之資訊的過 程。即’必須求出該等多項式Λ(χ)、ν(χ)與徵候群之關 係。若各徵候群U<-S係由其次數係數包含之級數多項式 構成，則如數13般，係表示為因子中包含錯誤成分之位置 及假想錯誤成分之值的有理多項式。 [數 13] s«=|：us(m)+1x· =gu〇)Wej|;〇xy = gu(j)We jx_ j=,.丨=丨 V Jl-jx 根據數13 ’於多項式Λ(χ)、V(x)、徵候群s⑻之間成立數 14所示之關係式。 [數 14] 繼而’利用數14所示之關係式，自徵候群s(x)而求出多 項式 Λ(χ)、v〇)。 自徵候群s⑻求出數15所示之次數為γ ΐ以下之 少⑴。 八 [數 15] 158417.doc 201229762 Ψ(χ)8(χ) s-χψ，(χ)(ιη〇£ΐ χ” Ψ(χ)=1 + ;Ψ〆，ψ』=-话少’… 於多項式Ψ(Χ)之展開式中，根據數15所示之式之兩邊之 同次次數之係數對比，係數ψ』可使用徵候群uS<m>+j與業已 求出之係數而利用疊代法求出。數16表示自徵候群 uS<m> + 〇〜llS<m> + e求出多項式ψ(χ)之係數多〇〜多£之結果。 [數 16] Ψ〇=1 Ψ»=-Ψ〇^(ιΙι)+1=-υ8<ιη)+1 ψ2 =-(ψ.^(ιη)+1 +Ψ〇^{ηι)+2)/2 = -η(ψ18{ιη)+1 +Ψ08(ιη)+2)/2 Μ Ψη =-(ψε-^8(πι)+1 +Ψ〇^(ιη)+ε)/ε = -α(ψε,8(ιη)+1 +Ψ〇8(πι)+£)/ε 該多項式Ψ(χ)係等價於A(x)/V(x)之多項式，相互無修飾 之λ(χ)與ν(χ)之關鍵條件係如數17般，故可得出ν(χ)=1， Ψ(χ)可作為Λ(χ)自身而採用。 [數 17] ν(χ)ψ(χ) S λ(χ)^οά χε+1) deg λ(χ) - deg ν(χ) = uS〈m>+〇 = s(mod ρ) deg λ(χ) - deg v(x) < ε 可知自多項式之次數相關之條件deg X(x)-deg ν(χ)=ε、 deg X(x)+deg ν(χ)$ε得出 〇$2deg ν(χ)$0，故deg ν(χ)=〇。 即，得出V(x)=l且Λ(χ)=ψ(χ)，Ψ(χ)滿足該條件。此時， 自徵候群求出之Ψ(Χ)中預先決定之8與e=deg Ψ(χ)=ίΐ6§ Λ(χ) 應成立。於成立之情形時，全部滿足關鍵條件，故可使用 ψ(χ)獲得解。另一方面，於不成立之情形時，錯誤不滿足 關鍵條件而無解。 該方法相當於對錯誤實施將所有錯誤代碼成分位置集中 158417.doc -12- 201229762 於集合j+之轉換 以經轉換之錯誤 錯誤修正。 。又，就其他觀點而言亦有如 之總和為ε之方式進行轉換， 下可能性： 藉此可進行 有錯誤成S'可能性包含兩種含義’第1含義係需要將所 '、“立置集尹於/+’且自徵候群求出之平⑻之次數 :好等：6。第2含義係即便並非丨S。丨心，於計算上亦可獲 ϋ誤量’但需要添加該條件以排除誤校正。 錯誤位置檢索之方法係設Λ(χ)=ψ(χ)、ν(χ)=ι，自办之 要素尋求滿足方喊之解，⑽所得之根 轉換而獲得真之錯誤Εβ 其次，針相上原理之徵料轉換法，考察錯誤搜索之 有效條件。 實際上若將不明的真之錯碼字之點設為E=(ei , e2，…， W)’則於徵候群轉換法中係將其轉換為假想的錯碼字之 點 <m>E=(u ⑴'，u(2广>e2 ’ ··· ’ u(n)<m>epi)。此時，注 意成分座標自身不變。該情形時，徵候群係如數職。數 18中，ji(i=l〜ξ)係與零不同之E之成分座標。變成 j1<j2<--.<J^ » [數 18] uS<m)+。=u客 C、=ε 此處，於《^2且<〇1>#<111，>之情形時，向假想錯誤之轉 換均獨立。其原因在於，若存在相等者則九轉換後不變， 故u(j)<m>=u’(j)<m>必須對於ξ個不同的〗成立。以下所示之 158417.doc -13- 201229762 數19對於所有扣成立，且僅於ξ=1之情形時成立β [數 19]

Ul i=l j, 如上所述’根據徵候群轉換法，若對<m>進行掃描，則 可構成對於每個不同<m>而不同之假想錯誤點之多項式。 於ξ=1之情形時，相當於僅乘以徵候群之u之轉換可對應假 想錯誤。 又，若著眼於假想錯誤之i個成分，例如u(j)<m>ej=s 零以外之所有⑪成分變動的條件係如下 所示。即，若使<m>之成分之任一者自〇變動至p_2，則 [數 20] + €i: 以Zp之除〇以外的之成分變動，故其逆元& :獲仟零以外之所有成分。其結果為，叫广、广次性取 于零以外之所有成分’故若使〈爪〉之成分之任一者自〇掃 描至p-2則獲得充分條件。 於徵候群轉換法中，對於徵候群導入Ρ·1個對角矩陣， 使用該等各者之〇〜·q 9 Α 士 u P·2:人方，產生假想的錯誤。因此，其 +可藉由此種假想錯誤之轉換而代替之錯誤、及徵候 群轉換法之條件進行說明。 、 若將真之錯碼字之 群轉換法之假相許（ei’e2’〜V1)’則徵候 〜錯碼字之點為<m>E={u⑴<m>e】， 158417.doc 201229762 u(2)<m>e2，…，ub-i)，、.】}。 存在ξ個錯誤成分位置，該等以ji(i=1〜ξ、表 示’且如數21所示。 [數 21] j_ (m) uS(m>+〇 = uz]0i) eji = ε, = ε； i=l 於數21中，ei(i=l〜p_l)設為變數，ει〜ερ ΐ之和係固定為ε。 因此’計算和為8之ξ個成分之情形時的數。 對於ξ_ΐ個成分可自由地選擇。對於該之和係選 擇最後的第ξ個值，ξ個成分之和可與6疊合，故選擇變數 時之數為（p-i)e·1。 然而’如此則亦包含最後之選擇必須取〇之情形，故排 除該情形。若將纟個i〜p-i之和與ε疊合時之數設為^纟），則 最後之選擇前必須排除和為ε之情形，故nGXp-if-Lnd ”。據此，獲得如數22之η(ξ)。 [數 22] ξ^νεη ξ：〇άά η(ξ)={(ρ_ι)ξ+1}/ρ 於該S分割為ξ個之情形時，存在成分均位於0〜ρ/2之間者、 即成分僅屬於1+者。只要不同的假想錯誤之轉換之數為該 η(ξ)個時之數以上’便可製作之假想錯誤。該情形時， —禺足李度里碼之錯誤校正之條件，則可藉由徵候群轉換 法無遺漏地解開所發生之真之錯誤。 1584l7.doc •15- 201229762 繼而’藉由徵候群轉換法自真之錯誤求出可能產生之不 同的假想錯誤之數。於上述情形時，向量<m>之次數為 3。因此，以<m>=(mi，叱，叫），分割成分自}變動至 P-1之全體的方式’將各者之成分獨立地自〇掃描至p_2。於 以:之具體例之情料，<m中心之轉換之數為(p_工)3。、 右與ξ個自由變數ei之和為ε之情形時的數進行 比，貝|j , [數 23] 變成無遺漏之掃描條件。據此’於ξ=4滿足該條件且使用3 個對角矩陣之方法中，吉s ；；=4达， 直至ξ-4為止可進行無遺漏的 索。 欠 進而，若追加將⑴變動至ρ]為止日夺，自零以外之❹ 有要素之1變動至pd為止之函數設為對角矩陣的矩陣 ^次方，則可與上述同樣地，將轉換之數呈Μ倍地增 若排列ς個矩陣則轉換之數為（ρ_1)ζ，㈣漏之條件始終 可設為ξ = ζ+1 〇 該等函數之例除了以上使用之jne之外，亦存 ，將内之响、2、且某個數之冪以外之數設為_ 而可製作充分之數之轉換。因此，若適當選擇a 2作對角矩陣，則可擴大<m>之次數，ξ可設定為始終 較该次數大h因此，對於滿足 牛度重碼之可校正條件之 有情形而言，即便使用徵候群轉換法代#❹歐幾襄得 158417.doc -16- 201229762 疊代法，亦可進行無遺漏的錯誤搜索。 其中，若ζ增加1則轉換時之數變成w倍 呈指數變大。因此，認為有時使用寸 '之數 會較徵候群轉換法更縮短處理時間。裏法 適用之記憶體系統而進行最佳之選擇。尤其传：於二應2 等之情形時，使用徵候群轉換法有利。 <P-adic · NAND快閃記憶體之資料介面> 基於以上内容，此處對使用徵候群轉換法進行錯誤校正 之NAND快閃記憶體之具體例進行說明”乂下，將該 刚⑽閃記憶體稱為「㈣e·膽㈣閃記憶體」Γ 又，於未特別指明之情形時，「記憶體系統」係指一‘ N AND快閃記憶體。 首先，進行選擇何種p_adic翠元之對比研究。 圖1係表示第1實施形態之記憶體系統之"die單元之各 位準數之資料儲存效㈣之關係、的表。表中^行係評估 項目。各評估項目係如以下所示。 Ρ h ε L: p-adic單元之閾值位準之區分數 使用之質數 將Zp以二進制顯示所需之最小位元數 :可錯誤校正之錯誤之李度量總量 藉由M h(p-s-3)而決:定之值，以Ecc進行批次處理 ty world」之二進制之資料量的位元數 處所°胃「blnary world」，係指本實施形態之記憶體 系統外之1T機器等以二進制處理資料之環境。 158417.doc 201229762 δ :作為Μ之2h進數之位數（δ=Μ/1〇 Μ/(ρ-1) : 1個p_adic單元相當 的指標 …進制之多少位元儲存 將二進制職元作為W個代碼成分之碼字 個 p-adic單元。 ' Ρ-1 p-ι :儲存李度量碼之碼字所需之p_adic單元數 一將—單元設為儲存二進制之多值單元 時，p-adic單元内可儲存的位元數 月’ • -1):使用ε時之最大可校正之單元數之比例 者，-個P-adic單元内可校正之最大錯誤位準距離之比例 l〇g2L/{M/(p_1)}:使帛記憶體單元作為儲存使用李度量 碼之ECC之p_adic^元之情形時的、相對於將記憶體單 視作二進制多位元單元之情形時的冗餘度 表之施加有點之部分係就p_adic單元之位準或對於二進 制之冗餘度之觀點而言認為實用時之範圍。 此處，作為實用記憶體系統，係以圖丨中星形標記表示 之L-17、ε=4、且可校正16單元中之4單元之情形為例進 說明。 此係考慮實用之NAND快閃記憶體之每一單元之位準數 為位準。又’若ε增加1則徵候群轉換法之處理規模係以 大致Ρ倍增加，故於使用Ρ = 17之情形時，圖1中以雙圓表示 之可校正16單元中之2單元之ε=2的情形亦認為目前實用， 但為幫助理解實施形態而採用ε=4之情形。 繼而’對於ρ=17、ε=4之情形時之具體例，係構成 158417.doc 201229762 NAND快閃記憶體系統，首先表示該NAND快閃記憶體系 統之規格。再者，此處所示之規格係使用其他P或ε之情形 時亦為此規格之主旨（綱要）者，根據之值而將該綱要 之值變更為對應值便可。 以下係p-adlc · NAND快閃記憶體之規格。 (1) 貝料介面之構成設為“之丨位元組構成。 (2) 與時脈同步而動作。 (3)作為資料傳送之單位之扇區設為512位元組。 /4)自—進制#換為P進數之轉換處理之單位設為50位 「以下’將該50位元之自二進制向p進數之轉換處理稱 為製程」。再者，為與作為其他普通用語之「製程」加 以區別為表述為rPR〇CESS(處理）」。目此，！個扇區之二 進制係以82PROCESS轉換為p進數。 — (5) 頁面大小设為4扇區（2〇48位元組”區塊大小並未特 別決定，而設為依存於64頁面等單元陣列之構成的大小。 (6) 向構成頁面之各扇區之存取設為隨機。 ⑺作為扇㈣之存取方法㈣備各㈣^。存取模式 大致分為兩種’即「高速模式」與「隨機模式」。 .同速模式：按照扇區内之@定之位址順序進行存取之模 弋於寫入動作中，扇區存取開始後經過10循環後，開始 process而依序處理資料。於讀出動作中，若敗〇c卿 束則可進打扇區之存取。寫人動作、讀出動作均係同時 進订對扇區之PR0CESS、及對此扇區之存取。 隨機模式·可設定向扇區之存取之猝發長、猝發模式、 158417.doc •19· 201229762 猝發之開端位址之存取模式。 例如’作為猝發長可設定為4/8/16/32/256位元等，作為 猝發模式可設定為交錯模式/環繞模式等。 對於儲存於扇區之資料之PROCESS結束之後，可進行向 扇區之存取。 寫入動作時之PROCESS係自扇區存取之資料儲存結束之 後開始。 再者，隨機模式下係將向扇區之資料匯總後開始存取或 製程，故向同一扇區之存取與PROCESS不會同時進行。 其次，對實現上述規格綱要之記憶體系統之概要進行說 明。該系統係將Zp之數作為資料直接進行處理之系統。 再者，如上所述，將記憶體系統外之汀機器等以二進制 處理資料之環境稱為「binary world」。相對於此，將包含 處理運算處理等二進制之資料之部分在内、以Zp處理資料 之p-adicNAND快閃記憶體系統内之環境稱為「卜“沁& world」。該情形時’「binary w〇rld」亦可稱為「p 4 world」。 圖2係記憶體系統之概念圖。該記憶體系統主要包含儲 存資料（代碼）之「p-adic NAND cell」部分、及進行對該 「p-adic NAND cell」部分之寫入或讀出時之錯誤處理的 「Lee metric code&ECC」部分。該等卜‘。ναν〇 cell」部分及「Lee metric code &ECC」部分係屬於「 ' P "* adic Zp world」之部分。 進而，該s己憶體系統包含：作為「binary w〇rid」與「卜 158417.doc 201229762 adic Zp world」之介面，將二進制之資料轉換為&之資料 之「binary to p-adic」轉換部；及將Zp之資料轉換為二進 制之資料的「P-adictobinary」轉換部。 記憶體系統之外部為「binary world j，故藉由「binary to p-adicj轉換部’將自「binary world」輸入之二進制資 料每50位元地進行處理◎其後，將該等資料儲存於p_adie 單元，進而，藉由「p-adic to binary」轉換部而每5〇位元 地輸出至「binary world」。 對於P_adic NAND cell」部分所儲存之資料之ecc可 藉由將李度量碼應用於Zp而容易地進行。於本記憶體系統 中’藉由具備「Lee metric code &ECC」部分，而亦可進 行該ECC之處理。 又，記憶體系統由於包含「binary to p-adic」部分、及 P-adic to binary」轉換部，故使用者不用知道記憶體系 統内部之「p_adic Zp w〇rld」，便可維持w〇rid」 而操作記憶體系統。 再者，對於「p-adic NAND cell」部分之資料之寫入及 讀出係將其閾值位準與Zp之要素直接建立關聯而處理，該 建立關聯之方法有兩種。 第種係如下方法：以介面來對應如先前之NAND連接 之多值儲存單元（以下稱為「NAND MLC」）之資料之寫入 及讀出。需要將MLC儲存之Zp位準（卜卜丨）作為Nand 〇之頁面等之資訊而暫時轉換’故介於NAND MLC與周 邊電路$「 P-adlc Zp world」之間的部分需要具有邏輯部 158417.doc -21- 201229762 分。於該方法之情形時，MLC儲存之Zp之資 NAND MLC之頁面資訊，故資料之傳送費時 第二種係如下方法：將Zp位準作為物理量仅準 跨越複數個 入p-adic單元。根據該方法，與第一種方法相 地進行資料之寫入/讀出之處理。 而直接寫 比’可高速 本實施形態中係採用第二種方法。 其次’對適於上述記憶體系統之規格之眘 麻. 賁枓傳送、及用 以實現與内部之p-adic單元之匹配的介面電路進行說 於本實施形態之記憶體系統之情形時，眘 Π ° 貝料之處理結果 均出現在構成頁面之頁面暫存器上。又， ° w二批士 卜^1(1單元與該 頁面暫存器進行上述資料之交換。因此， 碌頁面暫存器如 何構成係資料傳送規格之關鍵所在。 首先’對資料介面之規格進行一次確認。 ⑴記憶體系統之而之傳送速度為1位元組/循環。即， 傳送單位為1位元組。 (2)將50位元大小之二進制資料作為處理單位進行向 度量碼之轉換β ° W扇區為512位元組。因此’“固扇區之二進制資料 傳送需要512循環。 ⑷為將i個扇區之二進制資料轉換為李度量碼而需 咖職ESS。藉由82PR〇CEss而可處理之二進制資料 82X50=4100位元。因此，處理僅*i扇區多4個位元。 (5)將二進制資料轉換為P進數資料之情料，每50位 則增大至55位元°因此’每個扇區需要8⑽=4510位元 I58417.doc

S -22· 201229762 之暫存器。 (6)經過向p進數資料之轉換而將二進制資料轉換為李度 量碼之情形時，每50位元則增大為80位元。因此，每個扇 區需要82x80=6560位元（820位元組）大小之暫存器。 繼而’考慮上述（2)，對可有效進行每50位元之資料處 理之暫存器構成進行說明。 根據上述（1)’資料係以1位元組/循環之速度傳送，故傳 送50位元之二進制資料時最少需要7循環。又，根據上述 (6)，將50位元之二進制資料轉換為李度量碼之情形時，其 大小增加至80位元。 此處，50位元可以5xl0位元表示、8〇位元可以8χΐ〇位元 表示。因此，於本實施形態之記憶體系統中，1〇χ8之暫存 器區塊可藉由位元組單位之複數個暫存器構成，進行使用 以此方式構成之暫存器的資料處理。藉此，可實現記憶體 系統之最佳暫存器構成及資料處理。再者’關於1〇巧之暫 存器區塊將於下文敍述。 繼而’―面參照圖3-面對資料處理之流程進行說明。 對於1暫存器區塊之5〇位元之二進制資料之傳送係藉由 10循環執行。 因此，於決定資料傳送之位址順序之情形時，可每隔10 循環進行1PR〇CESS之處理H PR〇CESS中各1/〇之資 料係合併而進行處理，故對1/0設置掩碼而使其無效之情 形時’對於此1/0係作為㈣定資料者而進行處理。 另-方面’於資料傳送之位址順序為隨機之情形時，益 158417.doc •23· 201229762 法判斷向構成扇區之暫在 皙存器之何處傳送資料，故接收1個 扇區之資料傳送結走仓 果之命令，判斷處理資料之準備結束， 而開始PROCESS。 /獄挪係將㈣之暫存器區塊視作下述「D_r」暫存 态利用於5亥「D-r」暫存器之覆寫而進行處理。 —首先將D-r」暫存器所儲存之處理資料作為h=5、 5=10之二進制資料（第1資料）而轉換為P進數（第2資料）（圖3 中川。繼而，將轉換為p進數之資料覆寫至「 器（圖3中82)。接著，對 」暫子 对储存於D_r」暫存器之p進數資料 乘以生成矩陣G而將其轉換為李度量碼（第3資料）（圖3中 53) 。最後，將該李许暑^ h 又置碼覆寫至D-rj暫存器（圖3中 54) » 藉此作為D-rJ暫存器之10x8之80位元之暫存器區 塊的暫存器中所儲存之1PR〇CES&二進制資料被轉換為 李度量碼後’覆寫至同一暫存器區塊而予以儲存。 藉由重複以上之PR0CESS序歹，以82pr〇cess處理M2 位元組之扇區之資料。再者，82p獄咖可處理之資料量 相對於512位元組而多4個位元，故附加4位元之固定虛擬 位元而進行處理。 其次’對暫存器區塊之構成、與猝發資料傳送之關係進 行說明。 圖4係表不構成扇區暫存器之最初之暫存器區塊的圖。 1個暫存器區塊包含80個位元暫存器，其中圖4中以&表 不之8x5之暫存器群保存有第id循環之傳送資料。 158417.doc

•24- 201229762 第ho循環之傳送資料係保持於在8x5之暫存器群下側 並列配置之圖4中以b表示的暫存器群中。帛6〜ι〇猶環之傳 送資料之-部分構成保持於圖4所示之最初之暫存器區塊 之1PR0CESS之資料的-部分’其他部分構成保持於下— • 暫存器區塊之1PR0CESS之資料的一部分。 所輸入之位元組資料之傳送之掃描係如圖4中以虛線箭 頭所示呈波狀進行。即’藉由最初之1〇循環之傳送資料二 定最初之暫存器區塊之資料，其後可進行資料處理。 又，跨循環而傳送之位元組資料於處理上係予以合併， 故可知位元組資料之每位元使用之循環數不同。於圖4之 情形時，位元組資料係最初之2位元為1〇循環、剩餘之6位 元為5循環之資料。 其次，一面參照圖5，一面對資料寫入時之扇區暫存器 之資料處理過程進行說明。 圖5中自左起依序表示二進制資料之猝發傳送之扇區暫 存器之情形（圖5中S1)、p進數轉換後之扇區暫存器之情形 (圖5中S2)、李度量碼轉換後之扇區暫存器之情形（圖5中 S3)。再者，圖5中之虛線表示每8位元之位元組暫存器之 邊界。 扇區暫存器係將820個暫存器排成8行而構成者，82〇列 具有102.5位元組之資料傳送之接口。8行中將第}〜5行利 用於貢料傳送，將剩餘的第6〜8行利用於資料傳送後之處 理資料之保持。 於圖5之S1中，利用512循環對暫存器區塊傳送 158417.doc •25· 201229762 1PROCESS之二進制資料。首先，將以512循 制資料中最初之第1〜510循環所傳送的二進制V料:5: 環而依序儲存至第丨〜5狀位元组 料母隔5循 傳送之二進制資料之儲存結束之時間點：第510循環所 列之暫存器嵌入資料。 列中第1〜816 雖nrj ^ A ^ r/f 1# tl| ^ 吁〜〜月竹分別每4位元地分 =，如圖5中81下圖所示’分別保持於第一列之 订之暫存^再者，第817〜82〇列之第5行之暫存器 中儲存有4位元之固定虛擬資料。 ^上，扇區暫存器中以82pR〇CESs而儲存有相當於職 之2進數之h=5、δ=1〇的50位元之二進制資料。 圖5之S2中’將50位元之二進制資料轉換為u位之 Ρ(=17)進數之55位元之資料後覆寫至扇區暫存器。該 PROCESS係料1G列暫存器進行。經轉換之ρ進數之資料 係儲存於各10列8行之暫存器區塊中之S5位元。扇區暫存 器包含820列8行之暫存器，1PR0CESS中每隔1〇列而覆寫 資料，故藉由82PROCESS而於所有扇區暫存器中嵌入9進 數資料。 以上’藉由圖5中SI、S2，完成1扇區之自二進制資料向 P進數資料之轉換。 於圖5之S3中，將p進數資料轉換為李度量碼。 李度量碼係以p-1(=16)個Zp之要素為成分之資料。 1 PROCESS之李度量碼係對55位元之p進數資料乘以G矩陣 而得之80位元之資料，該1PR0CEss之李度量碼係覆寫且

1584I7.doc 201229762 儲存於则8行之暫存器區塊_之_者1㈣ 隱〇⑽而於1扇區暫存器整體中填滿李度量碼= 此，扇區暫存器保持有 猎 資料。 符有用以寫入P★單元164位元組個之 之 以上’圖5中S1〜S3所示之3階段之處理係每隔 暫存器區塊地依序進行。 订 再者，向扇區暫存器之: 式轉機模… 所述存在高逮模 V、隨機模式。於尚速模式之情形時，傳送而來之 資料係自扇區暫存器之開端起依序嵌人。因此，於 式中，向1〇列8行之暫存器區塊儲存刪CESS之二進' 料之時間點，可並行地依序執行PROCESS。 另一方面，於隨機模式之情形時，可對每—摔 :端二址而設定資料之儲存場所，並且可選擇交錯與二 之2個疋址模式。贫恃取吐 儲在音μ „ _區塊中分散地產生未 户之£域。因此’於隨機模式中’需要等待表示向 暫存器之二進制資料儲存結束之命令，且需要開奸 process等之控制。 4要開始 —如此’於本實施形態之記憶體系統中’對扇區暫存器執 資料覆寫，㈣二進制資料(第1資料)向P進數資料 (第3資Γ))ΓΓ日Γ以及自p進數資料（第2資料）向李度量碼 、而且’於先前之記憶體系統之情形時，並無相杏於自二 =料向Ρ進數資料轉換之處理，而是將二進制資料： 轉換為使用雷德_所羅門（Reed_solomon#之代碼，故對 1584l7.d〇, •27- 201229762 暫存器之覆寫最多進行一次β 其-人，一面參照圖6，一面對資料讀出時之扇區暫存器 之資料處理之過程進行說明。 於圖6之81中，館存於p_adic單元陣列之164位元組 ache單元中的資料被讀出至82pR〇CEss之咖位元組之# 區暫存器。 羽 儲存於扇區暫存器之f料對應1()列8行之暫存器區塊所 儲存的lPR〇CESS2f料，自扇區暫存器之端接受咖之 計算處理’對能夠校正錯誤者進行校正，對無法校正者保 持不變。而且，以82PROCESSfH扇區所有資料完成咖 處理後’復原李度量碼。 於圖6之S2中，將圖6之81中經復原之李度量碼依序轉換 為P進數資料。此處’ i個扇區之李度量碼對㈣默咖 之80位元而進行生成矩陣a逆轉換，轉換為以$位元之" 位表示的p進數資料後，覆寫至各暫存器區塊。 ^圖㈣3中’將圖6之82中所生成之㈣數資料轉換為 25進數之二進制資料。於「卜▲ t〇恤町」部分，將 1PROCESS之p進數資料轉換為5位元1〇位之5〇位元之二進 制資料後’將該二進制資料以1〇列8行之暫存器區塊之單 位覆寫。 其後，將二進制資料對應8列5行之暫存器群，以丨位元 組/循環之速度按照行順序讀出，並作為㈣扇區之資料輸 出。再者，關於自扇區暫存器之最後2個循環之資料讀 出，如圖6中S3下圖所示，係與資料寫入時同樣地，將顿 158417.doc

-28· 201229762 tg2行之二進制資料作為位元組資料而於丨循環中讀出。 再者’於高速存取模式中，係、自扇區暫存器之開 資料，故可藉由1PR〇CESS之處理之潛時 ^ 另一方面’隨機模式下無法預先知曉扇區 备^之開端，故可於扇區暫存器内再現丨個扇區之二 進制資料的82PR〇CESS結束之後開始進行存取。 — 如此，於本實施形態之記憶體系統中，對扇區暫存器執 行兩次資料覆寫，即ECC處理後執行之將李度量碼⑷資 料）向P進數資料（第2資料）轉換時以及自？進數資料（第2資 料）向二進制資料（第1資料）轉換時。 而且，於先前之記憶體系統之情形時，並無相當於自李 度量碼向p進數資料轉換之處理，對暫存器之覆寫最多 行一次〇 <向p-adic單元之Zp之要素分配> 其次，對向p-adic單元儲存李度量碼(>((：丨，以，， 之各代碼Cj時最佳的對p_adic單元之位準之Zp之要素分配 進行說明》 於本實施形態中，如圖7所示，係自卜以。單元之最下位 位準起’如〇、1、…、16般連續地分配Zp之要素。該情形 時，錯誤之量、與位準之變化量成比例。 於p=17之情形時，p-adic單元中必要位準數為17，該等 17階段之位準之邊界（閾值）數為16。 又，於ε=4之情形時，僅1單元產生錯誤時可對圖7中以 粗箭頭表示之範圍之位準的誤識別進行錯誤校正。然而， 158417.doc •29- 201229762 錯誤主要係因鄰接位準之範圍内之誤識別而產生。 即，本實施形態之記憶體系統藉由如圖7所示之分配方 法，實質上具有可實現16單元中4單元之錯誤校正的強力 錯誤校正能力。 <資料之讀出/寫入> 其次，一面參照圖8 一面對向P-adic單元陣列之資料之寫 W讀出方法之-例進行說明。再者，此處所謂之「pic 單兀陣列」’係指使用浮動閘極型電晶體作為卜心。單元， 將複數個p-adic單元進接而成之單元陣列。 此處，首先對圖8所示之各記號之含義進行說明。 於P=17之情形時，李度量碼之代碣成分為“個。將該等 各代碼設為Cl〜Cl0。各代碼c可以包含5位元之二進制h表 示。又，自二進制h之最下位位元起將最上位位元之各位 元設為Cj0〜Cj4。 資料寫入/讀㈣，藉由自#為資料寫入部或資料讀出 部之一部分發揮功能之列解碼器/字元線驅動器（R〇w Dec./WLDriver)所供給的寫入電壓/讀出電壓字元線 之位準變化為Π階段》將表示此時之字元線貿1之位準的 信號設為ΔγΔη。又，對使位元X反轉而成者附加「。， 以「/X」表示。 首先，對向p-adic單元之資料之寫入進行說明。 作為p-adic單元之NAND單元之閾值係對字元線|匕與位 元線BL間施加固定電壓而根據注入至浮動閘極之電子之量 來設定。 •30. 158417.doc

201229762 於資料寫入時，字元線WL之電位係以16階段不斷上 升。另一方面，位元線BL係連接於固定電源Vss，當p_ adic單元到達所需之閾值時，變成自固定電壓Vss斷開之浮 動狀態。藉此’浮動閘極上不會施加電壓，可避免向浮動 閘極注入多餘電子。 於本實施形態中，使用該方法對與構成代碼之成分對應 的p-adic單元批次地進行閾值設定。代碼成分Ci〜Ci6對應於 Zp之要素，故將其以_一進制表現。對於p_aciic單元之位準 之閾值’最低之閾值分配Zp之要素〇，之後由低至高按升 序分配Zp之要素。此處，將對應於各Zp之位準[之閾值區 分之上限設為L、將用以注入對應於該閾值之電子量之字 元線WL之位準設為WVL、將產生該字元線之位準WVl的 信號設為。 若將p-adic單元之消去狀態設為閾值最低之狀態，則應 寫入Zp之成分〇之p-adic單元之閾值無須變化，但應寫入 Zp之其他成分的p-adic單元之閾值需要變化。 因此，於本實施形態中，為使p_adic單元之閾值變化， 將字元線WL之電壓由低至高依序提昇，而向浮動閘極注 入電子。此時，於字元線WL之電壓為與p-adic單元應設定 之閾值對應之電壓以上的情形時，如上所述，將連接於此 p-adic單元之位元線BL設為浮動狀態’以便不產生多餘的 電子注入。進行該控制者係圖8中以a表示之程式設定電 路。 程式a又疋電路包含用以將位元線BL連接於電壓Vss之 158417.doc 201229762 NMOS電晶體QN1。該電晶體QN1之閘極經由下述控制作 號/p所控制之NMOS電晶體Vcc而連接於固定電壓Vcc 又’電晶體QN1之閘極經由與Zp之各要素對應之並列排列 的16個匯流排而連接於電壓Vss ^該等16個匯流排分別係 將5個NMOS電晶體串列連接而成之電路。各匯流排於 /Cj〇A/CjlA/Cj2A/Cj3A/A! 、Cj〇A/CjlA/Cj2A/Cj3M,、·. ^ · ·\

Cj〇ACjUCj2ACj3M16個之情形時導通。 資料寫入時’字元線之位準自WVQ變化至wvlfi，此時程 式設定電路根據字元線之位準，控制位元線BL連接於電壓 Vss，或者自電壓Vss斷開而變成浮動狀態。 即’當字元線之位準為WVL時、即信號、為活動時，將 連接於應設定為L-1之p-adic單元的位元線BL自電麗Vss斷 開。藉此，此p-adic單元之閾值係設定為L-1之區分。位元 線BL與電壓Vss之斷開係藉由電晶體QN1而控制。該電晶 體QN1之閘極之節點n 1首先經由信號/p所控制之電晶體 QP1而預充電。並且，根據表示代碼成分之位元之資訊 CJ0〜G3及表示字元線之位準的信號之解碼結果，而 對節點nl進行放電。藉此，電晶體qN1斷開，位元線bl變 成浮動狀態。再者，對於應寫入Zp之要素16之p-adic單元 而言，無須使節點nl放電，只要能對Zp之要素〇〜15進行解 碼便可，故可使用Cj0~Cj3之4位元之資訊。 該程式設定電路亦可對應連接於屬於同一字元線WL且 與代碼不同的成分對應之p-adic單元連接之每個位元線bl 而設置。該情形時，藉由使字元線WL之電壓依序提昇， 158417.doc •32- 201229762 將p-adic單元設定為與代碼成分之Zp對應之閾值位準。 又’為對p-adic單元設定準確之閾值位準，當改變字元 線之位準時’亦可加入驗證p_adic單元之閾值狀態之檢驗 讀出動作。 繼而’對自p-adic單元讀出資料進行說明。 於資料讀出時’根據流過p-adic單元之電流lcell而偵測 p-adic單元之位準者’係設於位元線bl —端之感測放大部 t-SA。 感測放大部t-SA包括對參照電流iref與單元電流Iceu進 行比較之感測放大器sa、保持該感測放大器sa自最新比較 結果之鎖存L1、保持感測放大器以之前一比較結果之鎖存 L2、根據鎖存L1與鎖存L2之結果偵測感測放大 器sa之比較 結果之變化的XOR閘G1、以及偵測p_adic單元是否已變化 為對應於Zp之16之閾值的x〇r閘。該x〇r閘G2之輸出 係作為感測放大部t-SA之輸出Z。 參照電流Iref係設定為比向p_adic單元施加閾值位準之區 分之上限及其閾值位準所對應之字元線WL之電壓時之單 元電流略大的電流。 感測放大部t-SA之感測放大器sa對參照電流Iref與單元 電流Icell進行比較，當單元電流IceU較大時，對鎖存“輸 出「1」。字元線WL之電壓係於WVi〜WVu個範圍内依序變 化，僅於字元線之位準於WVl時為「〇」、時為「^」 之情形時p-adic單元之閾值位準為區分L，卜以化單元保持 Zp之要素L。 158417.doc -33- 201229762 感測放大器sa之比較結果係依序傳送至2個鎖存li與 L2。當該等鎖存L1&L2之内容不同時，感測放大部（^八之 輸出為Z=「1」。藉此，可根據字元線之位準WVl而判別寫 入至p-adic單元之閾值之狀態。 再者’當字元線之位準為WV!時，在Z=「1」時需要判 別p-adic單元之閾值為區分〇以下。又，當字元線之位準為 WVl6個時，若Z=「〇」則需要判別P-adic單元之閾值為區 分16以上。因此，為可進行該等判斷，將鎖存。、L2之初 始狀態設定為「〇」，進而於信號個後產生信號。藉 此，可根據感測放大部t_SA之輸出變成Ζ=「1」時之信號 △ L判斷p-adic單元之閾值之位準為L_1。 對保持各位元線BL上垂下之〇j〇〜C』4之5位元之暫存器進 行說明。 暫存器對應每個位元而具有如圖8中b所示之電路。即， 暫存器對應每個位元而包含含有2個反相器之正反器Ff、 以該正反器FF之一端之節點n2為輸入之反相器IV1、用以 使節點n2之電壓放電之2個串列連接的NMOS電晶體QN2、 QN3、以及用以使正反器FF之另一端之節點n3之電壓放電 的電晶體QN4 »藉由該構成，節點n2之輸出變成/rj，反相 器IV1之輸出變成η。又，節點n2MjAZ=「1」之情形時係 連接於電壓Vss ’節點n3於RS=「1」之情形時係連接於電 壓 Vss。 圖8所示之「Zp—h dec」電路區塊係將信號Δι〜Δΐ7轉換 為0〜16個5位元表示之解碍器。 158417.doc -34 -

S 201229762 圖8中以b表示之暫存器係配置於該rZp 一電路區 塊輸出之二進制信號Cj〇〜Cj4之配線與感測放大部t_sA之輸 出z之配線的各交點上。藉此，感測放大部t_sA輸出之z係 由5個暫存器保持。該情形時’該等5個暫存器所保持之資 料可作為代碼成分c之二進制表示而利用。 又，該#暫存器可利用於資 唄®呷I徑制-巧 如，於資料寫入時，該等暫存器中若儲存有設定之代碼之 成分之二進制表示，則可利用於以程式設定電路進行檢 驗，將位元線BL設為浮動狀態等控制。 繼而，對自列解碼器/字元線驅動器供給至字元線WL之 寫入電壓/讀出電壓的設定進行說明。 對於同時存取之p_adic單元全體而言，p_adic單元之位準 與代碼之值之建立關聯係同時進行’故字元線脱需要以 所有電壓wvG~WVl6進行掃描。 圖9係使字元線肌之電壓依序提昇或下降而掃描之例。 於資料寫入（Write：)t，σ 昇而變化之方法，故閾值依序提 予70線之電壓自係低電壓側向高電壓 側變化。另一方面， 、育枓讀出（Read)中’如上所述，掃 描中移動所有位準便可。 J圖9:情'時’掃福1中，字元線位準係自™昇至 ^6 了於提昇前將代碼資料c設定於暫存器而進行資 竹禺入。又，於咨刺 點，代碼資料得到確 情形時’在掃描1結束之時間 +侍至！確疋，故可進行資料之讀出。 掃也1結束後進行資 抖寫入之情形時’如掃描2之點線所 1584l7.doc -35- 201229762 示’需要將字元線電壓再 WV1,., 竖冉-人返回為WV0，依序提昇至 16為止。其一卡-r ， ''進行資料讀出之情形時，既可 如掃描2之點線所示，使 使子兀線電壓依序提昇，亦可如實 線所不’掃描1後依序 帑於掃描2結束之時間點，由於 代碼資料得到確定，故盥播 〇谛捂1結束時同樣地，可進行資 料之讀出。 ,藉由掃㈣掃描2而對屬於字元線WL之所有p_adic單元 進打存取之情料，需要㈣等掃描⑴㈣擇不同之字 兀線WL ’但感測放大部t_SA由複數個位元線肌共用之情 形時等’當並行讀出屬於相同字元線WL>adie單元時亦 可於掃描1及2中選擇相同字元線WL。 <自二進制資料向17進數之轉換> 其次，對本實施形態之記憶體系統之入口與出口必需之 二進制與p進數（17進數）之轉換電路進行說明。 h圖10係模式性表示自p=17時之「binary w。札之δ位之 2 進數D(d。’ dl ’ …D向「p-adic Zp mod p world」之 δ+l位之p進數D(a〇，〜，…，as 1，…的轉換計算之過程之 構成之圖。 再者，圖10所示之表示為「5 res」之四角係將所輸入之 一進制資料除以17,求出商與餘數之運算電路。該運算電 路之輸入係6位元之二進制資料，輸出係將該二進制資料 除以17後所得之餘數。又，輸入之二進制資料為17以上之 清形時’將商作為進位（Carry)C而輸出。以下，將該運算 電路元件稱為「5 res j電路區塊。 158417.doc •36·

S 201229762 首先，於第0步驟（圖10中so)中，相對於10位之25進數之 資料D(d〇 di ’ ’’.，心），自最右側之心側起進行17之牧 舉。此處’對於d9而言，於向輸入至「5 res」電路區塊之 6位元之二進制f料之最上位位元置人㈣直接生成將^除 以17所知之餘數，且一併直接生成作為商 之進位(^45。 繼而，糟由以第5〜丨位元為前一「5 res」電路區塊之輸 出（以5位元表現之餘數）、第〇位元（最下位位元）Wd8之最 上位位元D84(=D39)之6位元之二進制資料為輸人的下-「5 ⑴」電路區塊’作成將所輸人之：進制㈣除以17所得之 餘數’且一併作成作為商之進位(^44。 之後’直至輸入至r5 reSj電路區塊之6位元之二進制 資料中之第G位元變成⑴之最下位位元DGG(=DG)為止，使用 46個「5…」1電路區塊生成進位cV(：l45。藉由該等生成 之進位C 0〜C 45所表現之二進制資料變成資料D所含之17 之個數。 並且，以do為輸入之「5 resj電路區塊之輸出變成⑴立 之17進數D(a0，ai，...，ai〇)中之&〇之二進制表示。 繼而，於第1步驟（圖10中81)中，對於由第〇步驟所得之 資料所3之17之個數，進而計算包含多少個j 7而求出1 了2 之個數，求出η進數D之權重17丨位之係數a丨之二進制。 ^第1步驟中’對於進位cVcl45而自最右側之匕5側起 進灯17之枚舉。對進位广進行17之牧舉時，向6位 元之輸入二進制資料之最上位位元置入〇而直接生成將輸 入-進制資料除以17所得之餘數，且—併直接生成進位 158417.doc -37- 201229762 C241 繼而，藉由以第5〜1位元為前一 r 5 res」電路區塊之輸 出（以5位元表現之餘數）、第〇位元（最下位位元）&c14〇26 位元之二進制資料為輸入的下一「5 res」電路區塊，生成 將所輸入之二進制資料除以17所得之餘數，且一併生成作 為商之進位C24〇。 之後，直至輸入至「5 res」電路區塊之6位元之二進制 資料中第〇位元變成c\之最下位位元為止，使用41個 5 res」電路區塊生成進位C2。〜匸2^。藉由該等生成之進 位C2。〜C%,而表現之二進制資料變成資料D所含之質數i 72 之個數。 並且，以C、為輸入之「5 res」電路區塊之輸出變成u 位之17進數D(a〇 ’ a......ai〇)中之ai之二進制。 一繼而，於第2步驟（圖10中82)中，對於由第〗步驟所得之 資料D所含之172之個數’進而計算含有多少個質數p而求 出173之個數，求出17進數D之權重1?2位之係數七之二進 制。 之後，同樣地進行至求出P進數之權重171〇位之係數 之二進制表示的第10步驟（圖10中810)為止。 再者，第10步驟之進位Cn〇〜c〗、並不用於計算。 其次’考慮使用「6 bit mod p」電路區塊之「binary t〇 pWiC」轉換部之構成。此處，所謂％ w m〇d p」電路 區塊係指如下電路：對6位元之二進制資料之輸入A、與質 數17進行比較’當a為17以上時輸出打。…」，並且輸出 158417.doc

S 38 - 201229762 A之質數17之餘數Q。詳細說明於下文敍述。 圖11中（A)係使用「6 bit mod 17」電路區塊而構成 「binary to p-adic」轉換部之第k步驟之電路者。 此處，將資料以10位之25進數表現時之第j位設為dj。該 情形時，dj可以5位元之二進制表示，為使該表示之係數d 與其他d之係數D共通地表現，而如數24所示使用子指數 (subindex) ° [數 24] dj = Dj〇 +Dj!2 + Dj222 +Dj222 +Dj323 +Dj424 =D5j25J +%+12如 +D5j+22 ㈣ +D5(j 斗 22_ +05_2 树， 又，作為第k步驟之運算輸入之前步驟（第k-1步驟）之進 位係C Q〜C yio-y+n ’變成作為子指數設為2之冪之指數的 2進數之係數’且由該2進數表現之數係資料所含之17](之 個數。 於第k步驟中，如圖丨丨中（A)所示，輸入為5(1〇_k)+k個二 進制（進位 C^C'uo-io+k])，且由5(10-(k+l))+k+l個「6 bit mod 17」電路區塊接收。 第1個「6 bit mod 17」電路區塊<1〉向輸入二進制 A〇〜A4、A5分別輸入C、i〇-k)+k_5〜Ck5(10-k)+k•丨、0，根據輸出 Q〇〜Q4、進位 PF0 而分別輸出 R5(10-(k+l)) + k〇〜R5(10-(k+l)) + k 、 rk+l ^ 5(10-(k+l)) + k 0 未圖示之第2個「6 bit m〇d p」電路區塊<2>向輸入二進 制A〇及八^分別輸入進位&㈣+i))+k i、及第丄個「6 bh m〇d 17j 電路區塊 <1> 之輪出 R5(10-(k+l)) + k〇 〜R5((10-(k+l)) + k4, 158417.doc >39- 201229762 根據輸出Q〇〜Q4、及進位PF0而分別輸出Rsoo-ik+in+k- R5(l〇.(k+l)) + k.I ^ k+, 4 久 L 5(10-(k+l))+k-l 0 之後，如圖11中（A)所示，具有同樣之輸入輸出之「6 bit mod 17」電路區塊合計有5(1〇_(k+1))+k+i個排列，且自各 「6 bit mod 17」電路區塊輸出之進位rk+1 k+i ^ ^ 0〜C 5(l〇-(k+l)) + k 變成作為下一步驟之第k+1步驟的輸入。 如此，自二進制向P進數之轉換係如圖ut(B)所示之模 式圖般，自進位C之最上位位元側起依序執行。 圖11中（A)係與第k步驟相關之電路構成，各步驟係分時 進行處理’藉此可於各步驟中隨意使用圖llt(A)所示之 電路構成。該情形時…可藉由單純之接通/斷開而控 制各「6 bit mod 17」電路區塊之輸入輸出，而於「“卜 ⑽17」電路區塊之必要數最大之第”驟之電路構成 中，進而附加10個「6bitmod 17」電路區塊。 圖12表示包含以此方式構成之56個「6⑽⑽17」電 路區塊之電路。以下，將該電路稱為「X to p」電路區 塊0 成人t0 P」電路區塊之輸入較圖12中 中㈣時多Π)個，為之合計6_。又，輸出係自4 隔〇5個。「…m〇dl7」電路區塊輸出之_5位元之二則 R。〜R 4、rVr54、…、R4VR454、R5VR'、及作為下 _ 步驟之輸入的55個進位Ci。〜C!55。 其次，對圖1〇所示之「5res」電路區塊之「6Mtm〇 17」電路區塊進行具體說明。 158417.doc 201229762 圖14係表示「6 bit mod 17」電路區塊之電路記號的 圖。「6 bit m〇d 17」電路區塊輸入6位元之二進制a0〜a5， 輸出5位元之二進制Q〇~Q4及進位PF0。 6 bit mod 17」電路區塊輸出輸入二進制a之質數17之 餘數Q，並且當輸入二進制A為17以上時自pf〇輸出r i」， 未達17時自pf〇輸出「〇」。 此處，於h=5、p= 17之情形時，二進制A、二進制Q、質 數P之間成立有數2 5所示之關係。 [數 25] a = A〇+A,2 + A222 +A323 +A424 +A525 Q = a(modp) (a = Q + PF0xp) Q = Q〇+Q12 + Q222 +Q323 +Q424 圖1 5係「6 bit mod 17」電路區塊之電路圖。 「6 bit mod 17」電路區塊包含PFO生成部U1、2個半加 算器（Half adder)HAl、ΗΑ2、及 3 個全加算器（Full adder)FAl〜FA3 〇 PF0生成部U1包含於供給特定電壓之Vcc端子、與供給 接地電壓之Vss端子之間，串列連接的pm〇S電晶體 QP1-QP5及NMOS電晶體QN1-QN2。該等電晶體qPi、 QP2、QP3、QP4、QP5、QN1、及 QN2 分別係由 A〇、、 A2、A3、A5、A〇、及 A4控制。 又，PFO生成部U1此外還包含PMOS電晶體QP6、4個 NMOS電晶體QN3〜QN6、及反相器IV1。 電晶體QP6係並列連接於電晶體QP1之源極及電晶體qP4 158417.doc -41· 201229762 之汲極間。電晶體QN3〜QN5分別係並列連接於電晶體QN1 之源極及汲極間。又，電晶體QN6係並列連接於電晶體 QN1之源極及電晶體QN2之汲極（Vss端子）間。該等電晶體 QP6、QN3、QN4、QN5、及 QN6 分別係由 a4、a2、&、 及A5控制。 反相器IV1之輸入係連接於電晶體QN1、qN3〜QN6之源 極。該反相器IV1之輸出為進位PF0。 半加算器HA1之輸入為A0及PF0、輸出為q〇、且進位輸 出為C0。全加算器FA1之輸入為C0&Al、進位輸入為 PF0、輸出為Ql、進位輸出為C1。全加算器fa2之輸入為 C1及A”進位輸入為PF0、輸出為Q2、進位輸出為c2。全 加异器FA3之輸入為C2及A3、進位輸入為pF〇、輸出為 Q3、進位輸出為C3。半加算器HA2之輸入為〇3及^、輸出 為Q4。 藉由以上之構成，PF0生成部m判斷輸入至「6 bh 17」電路區塊之二進制A是否為17以上’並自PF〇輸出其 結果。於二進制入為17以上之情形時，為自二進制A扣除 W，藉由半加算器HA1、HA2、及全加算器Fai〜fa3，而 於二進制A上添加作為6位元二進制之17之補數的15。 其次，對作為「binary to p-adic」轉換部之核心部分之 ^p-adic」電路區塊進行說明。 圖16係表示「p_adic」電路區塊之電路記號之圖。 p-adic」電路區塊如圖16所示，輸入〜b"、jq〜， 輸出r〇〜r6Q。 158417.doc 201229762 圖17係「p-adic」電路區塊之方塊圖。「p_adic」電路區 塊構成為將1步驟之電路構成作為「X to p」電路區塊，並 於其上附加控制rx t0 p」電路區塊之輸入輸出的控制開 關SW。 具體而言， 制開關SW1， 至「X to P」 輸入1〇〜14、15〜I .....154〜159分別係經由控 作為 C。0〜C。4、C。广C019、〜c〇59 而輸入 電路區塊。該等控制開關SW1分別係藉由輸 入Βι~Β10而控制。 1個控制開關SW1包含將輸入IN與輸出〇υτ連接之轉移 電曰a體TQ、及將輸出〇υτ後退至接地電壓之電晶體 QN。轉移電晶體Tq於控制信號為cnt=「〇」之情形時接 通，電晶體QN於控制信號為CNT=「^之情形時接通。 於控制開關SW1之情形時，控制信號CNT為/Βι〜。 因此，於B=「1」之情形時，^”直接作為c〇〇〜a”而輸 出’於B=「〇」之情形時’輸出為「〇」，不依賴於輸入。 其目的在於即便向「p_adie」電路區塊之輸人Μ”不定， 亦可避免「X top」電路區塊之輸入變得不定之情形。 輸入有C。〜C 59之「x tG p」電路區塊如上所述輸出 R00〜R504、C1。〜β55。 自X top」電路區塊輸出之c丨。〜c、經由控制開關 而變成「p-adic」電路區塊之輸出即r〜該等控制開關 SW2係藉由輸人Bl〜Bi。而控制。因此，該等控制開關請2 於B=「〇」之情形時，將cl。〜匕直接作為心而輸出。 又’自x t〇 p」電路區塊輪出之rVr5%經由控制開關 158417.doc -43· 201229762 SW3而#志「 ， x P-adic」電路區塊之輸出即r〇~r54。該等控制 開關SW3分別係藉由BoA/BfBioA/Bu而控制°藉此，例 如，位於R 〇 ·〇 _ A κ 0及r〇間之控制開關SW3僅於B〇=「1」、B,= 「〇」之情形時，將R'直接作為r〇而輸出。 對控制開關SW進行控制之Βι〜Βιι係時序信號，其係依 序上升之信號。對應於此，輸入I之匯流排自下位位元側 起每隔5位元而開通’輸出r之匯流排與輸出R之匯流排進 行切換。 相虽於17進數之各位之係數A之R直至代入下一步驟之 什算過程之前’係輸出此步驟之結果，故經由利用與鄰接 之時序信號B進行邏輯運算的信號而進行接通/斷開控制之 控制開關S W3，輸出至下述外部之r D_r」暫存器。 其人對將以上說明之電路匯總而構成之「binary to p_ adic」轉換部進行說明。 圖18係「binary to p-adic」轉換部之方塊圖。「binary to P_adlC」轉換部係於「P-adic」電路區塊上結合「D-r」暫 存器而構成者。 「D-r」暫存器如圖18所示係藉由時序信號B及時脈dk 而控制之暫存器’其具有輸入r〇〜Qo、D0〜D60、輸出 1〇〜I59 0 圖19係「D-r」暫存器之電路圖。 「D-r」暫存器對應每個位元而具有包含2個反相器之正 反器FF。該正反器FF中經由控制開關SW1而輸入有 Dj(j=0〜60)，且經由控制開關SW2而輸入有r』。另一方面， 158417.doc -44 - 201229762 正反器FF之輸出側經由控制開關SW3而連接有反相器 IV1。該反相器IV1之輸出為^。 控制開關SW1〜SW3係藉由時序信號B〇及時脈cik而控 制。具體而言，分別為控制開關sW1於/clkA/B〇=「丨」之 情形時接通，控制開關SW2於/cikAB()=「之情形時接 通，控制開關SW3於。^「丨」之情形時接通。 再者，「D-r」暫存器之資料輸入中不存在之〇『〇⑹係 設為「0」。 「D-r」暫存器之初始狀態係設定二進制％〜，剩餘 以「〇」嵌入之狀態。之後，與B〇上升及clk下降同步而讀 取資料r』，與elk之上升同步而將所取得之η作為l輸出。 該「D-r」暫存器係與「p_adic」電路區塊結合而對應時 序信號Β】推進計算步驟。圖2〇表示各時脈之變化之情形。 自時脈elk作成時脈ck，進而作成時序信號。 各計算步驟中進數之各位Aj係自下位側作為輸出犷而 獲得，且將其以與時序信號]3』之後半^之取得相同的時序 予以保持。 若所有計算步驟結束則於「D_r」暫存器中保持將丨了進 數之資料D之各位之係數a轉換為二進制時的各位之係數 AJm。 再者，於p=17之情形時，計算步驟之數為12，「p_adie 電路區塊所含之「6bitmodl7j電路區塊之數為56。 <自17進數向25進數之轉換> 圖21係模式性表示自「p_adic zp worid _夕n从 F u」之11位之17進 158417.doc -45- 201229762 數D(a〇，a,，…’ a9，a】。）向「恤町則仙」之w位之〗5進 數D(d〇 ’山’…，dp)之轉換電路之構成的圖。 再者，圖21中「5 add 17」表示之四角係對於所輸入之5 位元之資料，根據輸入之進位c添加17而輸出6位元之二進 制的運算電路。以下’將該電路稱為「5 — 17」電路區 塊。 首先，於第0步驟（圖21中80)中，相對於17進數之9次位 之二進制表示，將10次位之二進制表示作為進位即l7l0之 個數之二進制表現而進行上述計算。藉此，獲得進位 do〜C!9之10位元作為179之個數。該進位c1q〜變成接下 來之第1步驟之輸入。 繼而，於第1步驟（圖21中51)中，相對於17進數之8次位 之二進制表示，將第〇步驟所得之進位C1G〜C19作為179之個 數之二進制表現而進行上述計算。藉此，獲得進位 C2〇〜C2M之15位元作為178之個數。該進位frc2丨*變成接 下來之第2步驟（圖21中S2)的輸入。 之後，重複與第0步驟及第1步驟相同之步驟，而於第9 步驟（圖21中S9)中，相對於17進數表現之〇次位之二進制 表示，將之前的第8步驟（圖21中S8)所得之進位C9〇〜C949作 為P之個數之二進制表現而進行上述計算，獲得進位

ρ 1 0 «1Q L 〇〜C 54之55位元作為17〇之個數即〇之2進數表現。其 中’上位之5位元根據d之17進數與25進數之設定而變成 零。若將自該等進位C'〜β%4去除〜c、4所得之 ρ 1 〇 广 1 〇 一 〇〜C 49母隔5位元進行匯總，則可獲得D之二進制表現 158417.doc

S 201229762 D(d〇 ’ di，···，d，）〇 其次，考慮「p-adic to binary」轉換部之構成。 圖22係使用「6 bit add 17」電路區塊構成「p i binary」轉換部之第k步驟之電路構成者。此處，「6 add 17」電路區塊係於5位元之二進制資料之輸入b上添加 質數17並將其結果作為二進㈣料Q輸出的電路。詳細說 明於下文敍述。 將資料以〖丨位之17進數表現之j次位之係數七可以5位元 之二進制表現，為將該二進制表現之係數A設為與其他位 之係數a共通之表現，而使用如數26所示之子指數。 [數 26] a3 =AJ〇+Aji2+Aj222+Aj323+Aj424 aj(2 1 +A5jfi2 ^ +A5jf225ji·2 +A5(j+1)_22s(j+1)-2 又，作為第k步驟之運算之輸入的前步驟（第k“步驟）之 進位為CkQ〜亇叩+…丨，子指數係作為2之冪之指數之2進數 的係數，且該2進數所表現之數係資料所含之17l〇_k之個 數。 於第k步驟中，如圖22中（八）所示，係藉由5(让+1)個「6 blt add 17」電路區塊進行處理。各「6 bit add 17」電路區 塊中輸入有1個進位（carry)、及表示17進數表現之丨位分之 係數的5個二進制。 第1個「6 bit add 17」電路區塊〇於carry、輸入β〇〜β4 中分別輸入Ck。、Q.1。〜q'，於Q。、Qi〜Q5中分別輸出 158417.doc •47- 201229762

Ck+1〇、QVQ04。 未圖示之第2個「6 bit add 17」電路區塊<2>於carry、 輸入b〇〜b4中分別輸入cN、Q〇〇〜Q%，於Q〇、q丨〜Q5中分別 輸出 Ck、、Q1。〜Ql4。 之後’如圖22中（A)所示，具有相同輸入輸出之「6⑽ add 17」電路區塊為合計5(k+1)個排列，且自各「6 17 J電路區塊輸出的進位C…。〜Ck+i料丨變成下步驟之第 k+1步驟之輸入。 如此，自17進數向二進制之轉換係如圖22中（8)所示泛 模式圖般自進位C之最下位位元側起依序依序執行。 圖22中（A)如上述般係與第k步驟相關之電路構成，藉由 對各步驟分時地進行處理，而可於各㈣中隨意使用^ 中⑷所示之電路構成。該情形時，為了可藉由翠純的接 通/斷開而控制各「6bitaddl7」電路區塊之輸入輸出， 如圖23所示，將k=0時之5個「6Mtadd &電路區塊設為 最小構成之電路區塊。 將包含以此方式構成之5個「6 bit add 17」電路區塊之 電路稱為「a to X」電路區塊。 。如圖。24所示’該「a t0 X」電路區塊之輸入為Q'〜Q'與 。。。~。。4之10個，輸出為q4。〜Q%與cVc、之1〇個。 … 其次，對作為圖21所示之「5 add 17」電路區塊之「6 bn add 17」電路區塊進行具體說明。 圖25係「6bitaddl7」電路區塊之電路記號⑽ 17」電路區塊輸入5位元之二進制B〇〜位元之進位 158417.doc

• 48 - 201229762 (carry)，輸出6位元之二進制Q0〜Q5。該「6 bit add 17」電 路區塊相對於輸入B而言，若carry為「1」則添加質數 17，並將其結果作為Q輸出。 此處，於h=5、p=17之情形時，二進制B、二進制q之間 成立有數27所示之關係》 [數 27] b = B0 +B,2 + B222 +B323 +B424 Q = b + carryxp Q = Q〇 + Q, 2 + Q2 22 + Q3 23 + Q4 24 + Qs 2s 圖26係「6 bit add 17」電路區塊之方塊圖。 「6 bit add 17」電路區塊包含4個半加算器（Half Adder)HAl〜HA4、及 1個全加算器（Full Adder)FA1。 半加算器HA1之輸入為B〇及carry、輸出為Q〇、進位輸出 為C〇。半加算器HA2之輸入為C0&Bl、輸出為卩^、進位輸 出為ci。半加算器HA3之輸入為（^及匕、輸出為q2、進位 輸出為C2。半加算器HA4之輸入為〇及心、輸出為^、進 位輸出為C3。全加算器FA1之輸入為B^carry、進位輸入 為C3、輸出為Q4、進位輸出為q5。 「藉由U上之構成’「6 bit add 17」電路區塊於c饥尸 」時在輸入一進制B上添加質數17。 其次’使用上述「a t0 X」電路區塊，構成用以使"進 數，次數下降一個的!個步驟之電路。以下，將該電路稱 :-、p t。X」電路區塊。該「p t。χ」電路區塊可共通地使 用於所有計算步驟中。 158417.d〇c •49· 201229762 圖27係表示「p t0 X」電路區塊之電路記號之圖。Γρ t〇 X」電路區塊係藉由時序信號B广B9控制，自作為輸入W丨。〜 Q444、C9〇〜C949 而輸出 C10〇〜C 1 054。 圖28係「ptoX」電路區塊之方塊圖。 「p to X」電路區塊包含1〇個ra t0 Xj電路區塊。 第1個「a to X」電路區塊<!>輸入作為「p沁X」電路 區塊之輸入之-部分的Q_ VQ· V及c%〜c%，且輸出作為 Q'4〇〜Q，％、及「pt〇X」電路區塊之輪出之一部分的 C100〜C104。 第2個「a to X」電路區塊<2>輸入作為q4〇〜q44、及「p to X」電路區塊之輸入之一部分的C9s〜c%，且輸出作為 Q’％〜Q·%、及「p to X」電路區塊之輸出之一部分的 C、〜〇輸入中，QW4係經由時序信號&所控制之控 制開關SWi而輸入第^固「a t0 x」電路區塊〇之輸出 Q'4〇〜Q'%的信號。 第3個「a to X」電路區塊<3>輸入作為亇。〜q%、及「p to X」電路區塊之輸入之一部分的〜以"，且輸出作為 Q’14〇〜Q'144、及「p to X」電路區塊之輸出之一部分的 C10丨〇〜C1'4。輸入中，Q9〇〜Q%係經由時序信號〜所控制之 控制開關SW2而輸入第2個「a to X」電路區塊之輸出 Q'9〇〜Q'的信號。 之後，直至第10個「a to X」電路區塊<1〇>為止進行同 樣地連接。 如此，藉由控制開關SW將「a t0 χ」電路區塊之輸入輸 158417.doc •50 201229762 出間連接者’係於每一計算步驟中將輸入之連接以外部輸 入與内部輸入進行切換’以便於外部輸入之情形時不被内 部電路之輸出干優。 於圖28之電路構成之情形時’於僅時序信號以為「1」 之時序，斷開所有控制開關sw，僅第丨個「a t〇 χ」電路 區塊活化。此相當於第〇步驟。 繼而，若時序信號Bl亦為r i」，則活化至第2個「a t〇 X」電路區塊<2>為止。此相當於第【步驟。 之後，按時序信號B2〜&依序上升時，使各步驟所需之 「a to X」電路區塊活化。 其人對作為「P-adic to binary」轉換部之核心部分之 「binary」電路區塊進行說明。 圖29係「binary」電路區塊之電路記號。 bmary」電路區塊如圖29所示輸入Edo、10〜154、輸 出Γ〇〜Γ54 0 二」電路區塊之方塊圖。「binary」電路區 鬼構成為將1步驟之電路構成作為「pbX」電路區塊，而 於其上附加控制「 利pt〇 χ」電路區塊之輸入輸出的控制開 關SW。 具體而言，輪Ατ 15〜154为別係經由控制開關SW1而作為 c 0〜c949輸入至「

p to X」電路區塊。該等控制開關SW1分 別係藉由時序作妹R

一 ^ 〇现乜1〜Bio而控制。因此，控制開關!SWIM B=「「l」之情形時，將i5〜u接作為c9〇〜c、而輸出，於 B- 〇」之情形時輪出為「0」，而不依賴於輸入。 158417.doc •51· 201229762 又，輸入I〇〜I49分別係經由控制開關sw2而作為 輸入至p to X」電路區塊。該等控制開關SW2分別係藉 由&❶八^〜:^/^而控^因此’例如位於^及仏間之 」、B9=「〇」之情形時，將1〇直 控制開關SW2僅於B1q= 接作為Q、輸出。 自P t0 X」電路區塊輸出之c100〜c1 054經由控制開關 S W3而變^^ binary」電路區塊之輸出即r〜。該等控制 開關SW3係藉由時序信號b9〜b〇而控制。因此，控制開關 SW3於B=「1」之情形時，將π〆％直接作為^〜以輸 出0 藉由以上之電路構成，Γρ t〇 X」電路區塊係一面將輸入 與輸出之位寬每隔5位元依序增加一面對應於各計算步 驟。各計算步驟中依序自上位位數取得17進數位之數A， 當所有計算步驟結束時所得者為資料之二進制表現。 如上述般，時序信號Bq〜Big係依序上升之信號。對應於 此，面向輸入I與輸出r之匯流排係自上位位元側起每隔5位 元地導通。 17進數之各位之數a係於下述外部之r A-r」暫存器中初 始设定’且直至代入下一計算步驟之前，以選擇性切換匯 流排之方式’經由對鄰接時序信號B進行接通/斷開控制的 控制開關S W3而輸出至「A-r」暫存器。 其次’對將以上說明之電路匯總所構成之「p_adic t〇 binary」轉換部進行說明。 圖3 1係「p-adic to binary」轉換部之方塊圖。「p_adic to 158417.doc -52- 201229762 binary」轉換部係於「binary」電路區塊上結合「A r」暫 存器而構成。 A-r」暫存器如圖31所示係藉由時序信號及時脈clk 控制之暫存器，其具有輸入r〇〜r54、A〇〜a54、輸出I〇〜l54。 圖32係「A-r」暫存器之電路圖。 A-r」暫存器對應每個位元而具有包含2個反相器之正 反器FF。該正反器FF中經由控制開關swi而輸入有 Aj(j=0〜54)，且經由控制開關SW2而輸入有『厂另一方面， 正反器FF之輸出側係經由控制開關SW3而連接有反相器 IV1。該反相器IV1之輸出為^ β 控制開關SW1〜SW3係藉由時序信號Β()及時脈clk而控 制。具體而言，分別為控制開關swlK/clkA/B〇=「1」之 情形時接通’控制開關SW2於/clkAB0=「1」之情形時接 通，控制開關SW3於clk=「l」之情形時接通。 「A-r」暫存器之初始狀態為17進數之位數a〇〜a54。 之後，將與時序信號bq上升及時脈clk下降同步取得之 η ’與時脈elk之上升同步地作為l輸出。 該「A-r」暫存器與「binary」電路區塊結合而對應每一 時序信號Bj推進計算步驟。各時脈之變化之情形係與_ 相同。自時脈elk作成ck，進而作成時序信號坧。 若所有計算步驟結束則於r Α_Γ」暫存器中保持作為輸 入之Ρ進數Α之二進制表現Dj。 以上，係用以構成p-adic· NAND快閃記憶體之準備。 其次，依照本實施形態之記憶體系統之構成之資料處理 158417.doc -53· 201229762 流程進行說明。 本實施形態之記憶體系統之資料處理係使用李度量碼而 進行。該資料處理之方法有上述徵候群轉換法、及歐幾裏 得疊代法。於第1實施形態中，對使用徵候群轉換法進行 資料處理之記憶體系統進行說明。 徵候群轉換法之一般原理係如上所述。此處，對基於上 述規格而代入Ρ=17、ε=4、δ=1〇等具體數值之情形進行說 明。 圖33係表示p-adic記憶體系統之構成之方塊圖。 作為「binary world」之二進制資料之資料D作為「p-achc Zp world」之入口而藉由17進數轉換部1〇1被轉換為 17進數’且轉換為作為Zp之代碼之資料a。 該17進數轉換部101可藉由「Xt〇p」電路區塊等使用圖 10〜圖20所說明之電路構成。 繼而，編碼部102使生成矩陣G作用於自17進數轉換部 1〇1輸出之資料A ^藉此，資料A轉換為李度量碼而變成代 碼C 〇 繼而，將自編碼部102輸出之代碼C儲存至p_adic單元快 閃記憶體103。 繼而，自p-adic單元快閃記憶體1〇3中讀出padic單元所 保持之代碼。此處，自p_adic單元快閃記憶體讀出之代碼 係代碼Y(第4資料）。該代碼γ係代碼c因寫入至儲存有代碼 C之p-adic單元時、儲存於p-adic單元時、或自padic單元 讀出時產生之錯誤變形而成者。 158417.doc -54 -

201229762 經讀出之代碼Y輸入至徵候群生成部104。徵候群生成部 1 04，藉由轉置徵候群矩陣Η,、及使用三種對角矩陣各自 之冪之數28，而計算徵候群<m>s。 [數 28] ‘(17-1-') 0 Λ 0 _ <m>s = Y 0 (17-2-1) Λ 0 Μ Μ 0 Μ 0 0 Λ (17-16-1)· '16 0 Λ 0' m2 '1 0 Λ 0' 0 15 Λ 0 0 2 Λ 0 Μ Μ 0 Μ Μ Μ 0 Μ 0 0 Λ 1 0 0 Λ 16 H' 因此，於m=0、<m>S=0之情形時，不會產生錯誤，故將應 進行「p-adic Zp world」之最後處理之步驟的代碼γ輸出 至解碼部109。另一方面，於<m>s邦之情形時，若<m>= (〇 〇，0)時之m>S之最初之成分s〇為|S〇|>5，則無法確實地 進行錯誤权正，故輸*NG信號後，將帶有錯誤之代碼γ輸 出至解碼部109。於其他情形時，將徵候群<m>s輸出至錯 誤位置檢索多項式生成部105。 於錯誤位置檢索多項式生成部1〇5中，自該徵候群<ni>s 求出錯誤位置檢索多項式ψ(χ)，於其4次之次數之係數為 多4邦之情形時，將此#χ)輸出至哈塞微分多項式生成部 1〇6。另一方面，於“=〇之情形時，重複變更<m>而重新 求出徵候〇步驟’再次求出多項式啊。並且，若 即便重複至<m>=(15，15，15)為止少⑻之々次之係數仍為 w 〇，則無法進行錯誤校正，故輸出NG信號後，將帶有 158417.doc -55· 201229762 錯誤之代崎Y輸出至解碼部109。 於哈塞微分多項式生成部1〇6中，自所輸入之ψ(χ)求出 哈塞微分多項式’算出該等根r及此根之多重度η，將其作 為tsr·1輸出至錯誤量算出部1〇7。 於錯誤量算出部107中，自tr-丨求出產生錯誤之碼字之 位置座標，自n求出錯誤量et( = {u⑴，從而求出錯 誤量之李度量之總量Σ|ει卜並且，於引心丨$4之情形時，將 處理轉移至可復原李度量碼之代碼C的代碼復原部108。於 Σ|α|^5之情形時’存在誤校正之可能性，故作為無法校正 者進行處理。該情形時，針對下一 <m>重複自徵候群生成 部104起之處理。又，於<m>=(15，15，15)之情形時，無 法進行錯誤校正，故輸出NG信號後，將帶有錯誤之代瑪γ 輸出至解碼部109。 於代碼復原部108中，藉由Ct=yt_et對代碼C=(c丨，C2， ，C3)進行復原。將復原後之代碼匚輸出至解碼部1 〇9。 於解碼部109中，對代碼C執行生成矩陣G之逆轉換，獲 得17進數之代碼A。該代碼A輸出至25進數轉換部11()。 於25進數轉換部110中，將代碼A轉換為25進數，將其以 二進制表現進行輸出。此為復原後之二進制資料D。 該25進數轉換部110可藉由「pt〇x」電路區塊等使用圖 21〜圖32說明之電路而構成。 <李度量碼之生成、錯誤校正、李度量碼之復原> 其次，對使用圖33所說明之資料處理之次序進行詳細說 明。 158417.doc -56-

S 201229762 以下，關於「p-adic Zp w〇rld」之ECC之運算，匯總 為：對作為Zp資料而輸入至記憶體系統之資料進行編碼之 次序；及對自記憶體系統讀出之代碼進行解碼，獲得資料 A為止之次序。 • 編碼之次序係如以下所示。 . 首先，將所輸入之資料D藉由「binary t0 p_adic」轉換 部而轉換為數29所示之17進數表現之u位之資料字D(h)(圖 34中 S1)。 [數 29] D(h) = (a0,a1JA5a10) 繼而’於該資料D上乘以生成矩陣g而獲得代碼c之16個 碼字成分〜〜以^圖34中S2)。各碼字成分之值係如數3〇所 示0 [數 30] i=0 最後，將該碼字成分Cj儲存於記憶體單元（圖34中S3)。 各碼字成分係作為5位元之二進制表示而處理，與p_adic單 . 元對應之閾值位準係維持Zp之數之表示而設定位準。 對自p-adic單元陣列讀出之代碼γ進行解碼之次序係如 以下所示。 首先，讀出自p-adic單元陣列所讀出之代碼Y(圖35中 S4)。代瑪Y係數31所示之構成。此處，勺表示位於代碼γ 之位置j之碼字符號之錯誤之李度量。 158417.doc •57- 201229762 [數 31] Y = (y”y2，A，y16) Y = C + E，E = (epe2，A，e16) 繼而，自代碼Y §十算徵候群（圖35中S5)。設(j)<m>=(p-j丨）3 (p-j)m2jml、<m>=(ml，m2，m3)，自 <m>Y={(l)<m>yi， (2)<m>y2 ， （3)<m>y3 ，…，， （16)<m>yn}、 <m>s=<m>YHt 而求出徵候群 <m>s=(s<m>+〇，s<m>+i ,…， S<m> + 4) 0 繼而，<m>=0時之S^+fSo，故於|S。丨$4之情形時，錯 誤之李度量總量不會變成5以上，故而開始以下之次序2及 次序3，於|S〇|>4之情形時’錯誤之李度量總量變成5以上 而判斷無法進行校正，故設為無解而結束解之搜索（圖3 5 中 S6、S7)。 (次序1)依序改變<m>之成分，相對於此根據數32而求出徵 候群 m S=(S<m>+。，S<m>+1，· · ·，s<m>+4)(圖 35 中 S8)。 [數 32] •N j=i (次序2)可校正之碼字成分之數之上限為ε=4，相對於 此，首先計算^(S^+o)-1 ’自次序丨中求出之徵候群而求 出徵候群u S=(uS<m>+Q，uS<m>+1，...，uS<m>+4)(圖“中 S9)。並且，自該徵候群u<m>s，使用數33而依序計算錯誤 位置檢索多項式Ψ(χ)之係數Ψ』（圖35中S10)。 [數 33] 158417.doc -58- 201229762 咋Η如、WJ',US<. 於中⑻之次數為4之情形時，心纠之情形時 解而進入次序3(圖35中S11)。另一方面，…、獲得 )乃方面於多4 = 0之情# 士 推進·而重複（次序1)(圖35中川）。此處，於^〇 = 形、且:，〜3)之情形時，設為無解而放 ： (圖35中S13)。 仅正 (次序3)若次序2中獲知能夠獲得解，則為求出此解 入次序3以後之處理。 求出為獲得次序2所求出之多項式ψ(χ)之解之多重度而 必要的哈塞微分多項式之係數（圖35中S15)。對於次序2中 獲得之係數I如數34般藉由乘以—系列二項係數心而獲 得哈塞微分多項式之係數之向量屮⑴气/乂，…， • · · ) 〇 [數 34]

j=i vV (次序4)對於次序3中獲得之哈塞微分多項式，代入以之 要素1〜16，求出0次微分多項式（=ψ(χ))為零之要素p繼 而，如數35所示，相對於各Γ而言化丨次微分多項式為零， 求出η次微分多項式非零之次數n(圖35中S16)。 [數 35] [ψ(γ)Ι〇1=ψ(γ)=〇,

[Ψ(Γ)]Μ= Σί J W». =〇j [ψ(γ)]Η = ςΓ, μα-ι{α'υ J 158417.doc -59- 201229762 所得之r係產生錯誤之代碼成分之位置編號 其之η係自產生之0誤旦艟 兀，對應 r進扞。 轉換之量。該過㈣對所有要素 (次序”次序”，自解之多重度n藉由轉 量（圖35㈣7)。有錯誤之瑪字成分之位置編號為 η實施為獲取用以獲得解之多項式而進行之轉換之逆轉 換。由於存在u⑴〜之關係、，故若設 可自η獲得原本之錯誤量et。此處，確認錯誤之誤校正之可 能性口。於Σ|Μ4之情形時，自記憶體單元中讀出之代碼γ 之符號值71中減去錯誤量et，獲得經校正之代碼C之符號值 ct，並使處理轉向次序6(圖36申818、S21)。另一方面於 Z|et|>4之情形時，由於存在誤校正之可能性，故變更下一 ηιζ而自次序！起重複處理（圖36中819)。然而，於即便 πΐς=15(ξ=1〜3)亦不使處理轉向次序6之情形時，設為無解 而放棄錯誤校正（圖36中S20)。 至此’獲得儲存於p-adic單元陣列中之正確的代碼c， 故藉由次序6而求出輸入至p_adic記憶體系統之二進制資 料。 (次序6)經由代碼C及代碼A與生成矩陣G之關係AG=C而 成之多元聯立一次方程式，求出11個Zp之要素&0〜&10及 A(=aQ，ai ’…心。）。藉此，獲得1HgjZp之要素a。〜a丨。。自所 得之要素a〇~a1()作成11位之17進數之資料A(=a〇，a丨，…， ai〇))(圖 36 中 S22)。 以上，「p-adic Zp world」内之資料處理結束，故繼而於

158417.doc -60- S 201229762 「p-adic Zp w〇rid」之出口進行將資料a返回至二進制資 料之轉換。將資料A自11位之17進數表現轉換為1〇位之25 進數表現，作為10位而對各位之數字進行二進制表示。此 係輸入至p-adic記憶體系統之二進制資料d。 • 以上’完成資料之復原。 . 其次，對求出Zp之積之計算電路進行說明。以下將該計 算電路稱為「X Zp」電路區塊。 圖37係表示「X Zp」電路區塊之電路記號，圖38中（&) 係「X Zp」電路區塊之方塊圖，圖38中（b)、及⑷係模式 性表示「XZp」電路區塊之運算處理的圖。 「X Zp」電路區塊大體包含處理前半之計算步驟群之電 路、及處理後半之計算步驟群的電路。 處理前半之計算步驟群之電路係由AND閘極g 1、及4個 「5 bit AD mod 17」電路區塊構成。 AND閘極G1取得所乘之數a之第i(i=〇〜4)位元、所乘之數 b之第j(j=〇〜4)位元之邏輯積，將其作為Mij輸出。 「5 bit AD mod 17」電路區塊係求出以2?)之2數之17為 模數之和的電路。「5 bit AD mod 17」電路區塊輸入 ’ A〇〜A4、及B〇〜B4，且輸出Q0〜Q4。詳細說明於下文敍述。 第1個「5 bit AD mod 17」電路區塊<1〉於A〇〜&、八4、 及B〇〜B4中分別輸入M10〜M40、「〇」、M01〜M41，且自q〇〜q4 輸出 QQ〇~QQ4。 第2個「5 bit AD mod 17」電路區塊<2>於八a3、八4、 及B〇〜B4分別輸入作為「5 bit AD mod 17」電路區塊<1>之 158417.doc -61 - 201229762 輸出的Q0丨〜Q〇4、「0」、及m02〜M42，且於q0〜q4輸出 Q，〇~Q14 0 如上所述，處理前半之計算步驟群之電路係將r 5 bit AD mod 17」電路區塊<ι>〜「5 bit AD mod 17」電路區塊 <4>之輸出與輸入依序連接而構成者。 處理後半之計算步驟群之電路係由4個「6 bit mod 17」 電路區塊構成。該「6 bit mod 17」電路區塊係圖25、圖 26所示之電路。 第1個「6 bit mod 17」電路區塊〈丨〉於A〇、及、〜八5分別 輸入Q2〇、及Q3。〜Q%，且自Q〇〜Q4輸出q4〇〜。 第2個「6 bit mod 17」電路區塊<2>於八〇、及A丨〜A5分別 輸入Q1。、及Q4。〜Q44，且自q。〜q4輸出q5〇〜Q54。 如上所述，處理後半之計算步驟群之電路係將「6 bh mod 17」電路區塊〜「6 bh m〇d 17」電路區塊之輸 出與輸入依序連接而構成者。 所有電路係與時脈非同步地動作，且藉由賦予輸入I 而確定輸出Q。 此處，對「XZp」電路區塊之電路規模進行說明。 ,本例般p = 17、h=5之情形時，「X Zp」電路區塊可由4 個「5bitADmodl7j電路區塊與4個、吣则“？」 路區塊構成。 再者，「X Zp」電路區塊需要8個。 其次’對圖38所示之「5 hit δγ» , _ > blt Αϋ mod 17」電路區塊進行 9x0 ccr DE3 158417.doc s -62- 201229762 圖39係「5 bit AD mod 17」電路區塊之電路記號。 「5 bit AD mod 17」電路區塊求出自A&B輸入之數a&b 之和’並自Q輸出所得之和之質數p的餘數。 於h=5、p=17之情形時，數a、b、餘數之二進制表示q • 之間成立有數3 6所示之關係。 [數 36] a = A0 + A, 2 + A222 + A323 + A424 b = B〇 + B, 2 + B2 22 + B3 23 + B4 24 p = 17 = 24 +1，/p = 25 -p = 23 + 22+2'+l = 15 a + b = Q(modl7) (a + b = Q + PF0xl7) Q = Q0+Q12 + Q222 +Q323 +Q424 圖40係「5 bit AD mod 17」電路區塊之電路圖。 「5 bit AD mod 17」電路區塊包含pf〇生成部U1、3個半 加算器ΗΑ1-ΗΑ3、及7個全加算器FA1-FA7 » PF0生成部U1包含供給有特定電壓之vcc端子、與Vss端 子之間串列連接之PMOS電晶體QP1〜QP4、NMOS電晶體 QN1、及 QN2。該等電晶體 QP1、QP2、QP3、QP4、 QN1、及 QN2分別係由 SO、SI、S2、S3、S0、及 S4控制。 又，PF0生成部U1此外還包含PMOS電晶體QP5、3個 . NMOS電晶體QN3~QN5、及反相器ΐνι。 電晶體QP5係並列連接於電晶體QP1之源極及電晶體QP4 之汲極間。電晶體QN3〜QN5分別並列連接於電晶體QN1之 源極及汲極間。該等電晶體QP5、PN3、QN4、及QN5分別 係由S4、SI、S2、及S3控制。又，反相器IV1之輸入係連 接於電晶體QN1、QN3〜QN5之源極。該反相器IV1之輸出 158417.doc -63- 201229762 變成進位PF0。

半加算器HA 1之輪入為A及B 0输出為SO、進位铪 C〇。全加算器FA1之輸 .出為 屮兔ςι A k ;為〜及心、進位輸入為CO,、輪 出為S1、進位輸出為c 輸 冷从认 加算态FA2之輸入為八2及8,、 進位輸入為C1，、輪出兔7 + 2 钳出為S2、進位輸出為a,。全加 FA3之輸入為、及8 异盗 ^ ^ 運位輸入為C2、輸出為S3、進位輪 出為C3，。全加算器FA4 位輪 馮A4及B4、進位輪入為 C3、輸出為S4、進位輪屮λ Γ4,出 運位輸出為C4 »半加算器ΗΑ2之輪入為 S〇及㈣、輸出為Q。、進位輸出為c〇。全加算器ρΑ5之輪 入為S1及刚、進位輸入為C〇、輸出為Q,、進位輸出為 C1。全加算器FA6之輸入為S2apf〇、進位輸入為u、輸 出為Q2、進位輸出為C2。全加算器FA7之輸入為“ PF0、進位輸入為C2、輸出為Q3、進位輸出為&半加算 器HA3之輸入為C3及S4、輸出為q4。 藉由以上之構成，PF0生成部⑴判斷輸入至「5 bh出一 17」電路區塊之二進制A&B之和是否為17以上於八及8 之和為17以上之情形時，為自A&B之和中減去17，而藉 由半加算器HA1〜HA3、及全加算器FA1〜FA7，將作為5位 元一進制之17之補數的15添加至A及B之和。 此處’對「p-adic Zp world」之各區塊之電路構成列舉 具體例而進行說明。 以下’對編碼部102之電路構成例進行說明。 圖41中（A)係將Zp之碼字A轉換為李度量碼C之電路之方 塊圖，圖41中（B)係表示控制圖41中（A)所示之電路之雙重 158417.doc -64- 201229762 時脈ck及cl的圖。 如圖41中（Β)所示，時脈cl係遲於ck之上升而上升之脈 衝’對應於時脈ck，c1g〜c1iq之合計u個時脈cl依序上升。 並且，若cho上升，時脈仏延遲後隨之上升。同樣之波形 係自Ck〇重複至ckl7為止。 該等時脈Ck、cl中，ck控制「c〇unter(1 t〇 16)」電路區 塊及「Ri(l〜16)」暫存部，cl控制「R〇(〇〜i6)」暫存部、 及「Rgstr」暫存器。 〇unter( 1 to 16)」電路區塊係初始狀態為〇，隨著時 脈ck上升而計數時脈數並輸出之電路。即，％(卜1〜丨6) 中，「Ckj上升時將j輸出至「χΜ·」電路區塊。 RK1〜16)」f存部係儲存碼字c之成分Cj之暫存器，其 可儲存〇 -十16個數。該「Ri(1〜I6)」暫存部對照心之上升 時序而依序於各暫存器中儲存數。即，於‘上升之時序 將作為要素Cj之資料取入暫存器。藉由^”之上升，而於 暫，器中取入16個要素Cj。即，可儲存碼字C。 、X k_tlmes」電路區塊絲當時脈d上料於輸出上乘 以輸入之電路〇於 k-times」電路區塊中，每當人叶u 次之Cl之上升時，於輸出上乘以所輸人之je即’°藉由 Π)ί+1〇 X k_tlmeS」電路區塊之輸出變成 ω將該輸出向「XZpj電路區塊輸出。 「R〇(0，」暫存部係能夠儲存u個數 始狀態下，儲存代m A +丨丄、 ㈣ 個成分a〇〜ai〇。「R0(〇〜1〇)暫 存部申輸入有時脈CI，

U時脈ei上升時依序輸出代碼A 158417.doc -65· 201229762 之成分a0〜a10。即’接收cli(i=〇〜i〇)而輸出ai。 「X Ζρ」電路區塊係以Zp進行輸入之乘法之電路。「乂 Zp」電路區塊中對應時脈cli而輸入有rXk>times」電路區 塊之輸出⑴1+1及「Ro(0〜10)」暫存部之輸出ai，且輸出 (j) ai。將s玄輸出之數（j) ai不斷相加者，係「5 bit AD mod 17」電路區塊及「Rgstr」暫存器之組合。 「5 bit AD mod 17」電路區塊係以17為模數求出2個輸 入之數之和的電路。另一方面，rRgstr」暫存器係初始狀 態為「〇」，每次輸入時脈cl時，阻斷自「5⑽m〇d 17」電路區塊之輸入，將自身保持之内容輸出至「5 AD mod 17」電路區塊的暫存器。藉由如圖41所示之「5 bit AD mod I7」電路區塊及「Rgstr」暫存器之連接每 次輸入時脈cl時，於前次輸出之數上加上新的「χ Zp」電 路區塊輸出之數。即，若時脈c1〇〜c1iq上升，則以時脈咴 之循環輸出將代碼A轉換為李度量碼後之c之成分Cj。該成 分作為下一 之循環之開頭而保持於「Ri(l〜16)」暫存 4。藉此，可獲得自代碼A轉換之代碼c。 對圖41所示之rXk_timeSj電路區塊進行說明。 圖42係表示「X k_times」電路區塊之電路記號的圖，圖 43係「Xk_times」電路區塊之方塊圖。 X k-times」電路區塊如圖42所示係算出輸入χ之冪 (X)並予以輸出之電路，其係由時脈控制。 X k-times」電路如圖43所示包含「χΖρ」電路區塊、 及與時脈cl同步動作之「Rgstr」暫存器〈卜及「Rgstr」暫 158417.doc

-66 - S 201229762 存器<2>。 「Rgstr」暫存器少之輸人係連接於Χ，輪出係連接於 「X Zp」電路區塊之一方之輸出e「Rgstrj暫存器之輸 入上連接有「X k-timSj電路區塊之輸出，且輪出上連接 有「k-times」電路區塊之一方之輸人Rgstr』暫存器 <2>之初始狀態係保持「1」。 藉由該電路構成，rX k_times」電路區塊延遲丨個循環而 取知自身之輸出，藉此獲得輸入X與輸出（X)j之積。 每當置入時脈cl時於輸出（X)j上累積乘以輸入χ。於時脈 Clj(j 1〜k)之上升前向「Rgstr」暫存器<ι>中設定資料X， 與初始設定為「1」之「Rgstr」暫存器<2>同步，藉此於第 j發之cl』獲得（xy。 以下’對徵候群生成部1〇4之電路構成例進行說明。 首先’對求出徵候群<m>s之成分要素之電路進行說明。 將<m>=(mi，m2 ’ m3)相對於各成分而自〇掃描至15。 右賦予各<m> ’則相對於此而計算徵候群之成分。該徵候 群之成分之運算處理所需之式係如數37所示。 [數 37] 158417.doc -67- 201229762 (m)s=

Y (Π-1'丨）0 Λ ο 〇 (17-21) Λ 〇 Μ Μ 〇 μ 0 〇 Λ (17-16- •16 0 Λ 0' Π»2 •1 0 Λ 0' 0 15 Λ 0 0 2 Λ 0 Μ Μ 0 Μ Μ Μ 0 Μ _0 0 Λ 1 0 0 Λ 16 iVI iV1 ^ Μ Μ Μ Ο Μ Η 1G L〇〇Al ΛΛΛ1Α s〇=liyj=| s〈+货①V|(17.mi7詞 :先’預先求出所有與計算所需之❹之要素之<m>對應 ?。將該冪用於計算徵候群之和時的計算方法首先係求 各要素之冪，選擇Zp之要素）時對i7_j或口 j】進行 碼而選擇對應的要素之幂，藉此計算積之和。 因此，對求出Zp之要素之冪之計算電路進行說明。 圖44中⑷係求出Zp之要素』·之冪广之計算電路之方塊 ，圖44中(B)係控制該電路之時脈〜卜及時序信號 β〇〜Bl5之時序圖。 該計算電路包含選擇電路m、「⑴y t。Μ)」電路區 塊、「¥，」暫存部、「眼15)」暫存部（未 及 「1(0〜15)」暫存部。 選擇電路m包含16個層閉極⑴〜叫。娜間極⑴輸 =B。及/Bl，輪出信號「m=〇」。AND閘⑽輸入&及他， 輸出信號「〜之後，藉由同樣之輸入輸出 極⑺〜㈣分別輪出信號「m=2」〜5」。該等信號 158417.doc

• 68 · 201229762 j 」分別係經由控制開關swi〜SW16而變 成選擇電路U1之輸出Γξ(ξ=ΐ、2、3)。信號「m=〇」〜 「15」係藉由控制開關swi〜S W16而分別對應<m>之成 分πΐξ之值進行解碼。 如圖44中（Β)所示，繼時脈Ck之後使時脈cl產生16循環， 將此重複15次，藉此於時脈cki及clj之循環時自「⑴i(j = 1 to I6)」電路區塊輸出⑴i。 將該輸出⑴於適當之循環中作為資料而鎖存於 「R>〜15)」暫存部、「R2(〇〜15)」暫存部、及 「1(0〜15)」暫存部，藉此獲得Zp之要素之3個冪。 為決定「RK0〜15)」暫存部、「R2(0〜15)」暫存部、及 「R3(〇〜15)」暫存部中取入資料之時序，作成與時脈叭同 步依序上升之圖44中（B)所示之信號B〇〜B]6而予以利用。自 該專彳s號ΒγΒ!6 ’作成僅於仏之上升至下一 ck之上升為止 期間活化的信號m=〇、1、...、15。 選擇電路U1對應<m>之成分％之值將該等信號m=〇、 m=1、…、m=15解碼並選擇，僅於isnnicki次作為有效信 號Γξ輸出。 「RK0〜15)」暫存部、「R2(〇〜15)」暫存部、及 「RJO〜15)」暫存部分別根據取得該信號Γξ與時脈卟之邏 輯和之信號j而決定資料取得次數。並且，與時脈。同步地 鎖存資料。其結果為，於時脈循環之結束時， 「RK0〜15)」暫存部、「R2(〇〜15)」暫存部、及 「1(0〜I5)」暫存部中儲存有邶之要素2m^=1 , 2 , 3)乘 158417.doc •69- 201229762 方》 之後生成與ZP之要素之<m>對應之冪。 繼而，對針對Zp之各要素j而計算以徵候群轉換法經轉 換之錯誤之成分e<m>+1j(l=l、2、3、4 ; j = l〜16)的計算電路進 行說明。錯誤成分係作為 定義。 圖45係計算ε<πι>+1』之計算電路之方塊圖。以下，將該計 算電路稱為「錯誤成分生成電路」。 錯誤成分生成電路包含解碼部U1、及積運算部U2。 解碼部U1包含「Couter(l to 16)」電路區塊、「Hj dec」電路區塊、「Π-j·1」電路區塊、「j2 dec」電路區塊、 「j3 dec」電路區塊、及「j4 dec」電路區塊、以及儲存圖 44所示之Zp之要素之ηιξ(ξ=1、2、3)乘方的「1^(0-15)」暫 存部、「R2(0〜15)」暫存部及「r3(〇〜15)」暫存部。 解碼部U1中’「Counter(l to 16)」電路區塊於時脈 clj(j = l〜16)之時序，依序輸出產生j。自該「Counter(l t。 16)」電路區塊所輸出之j分別輸入至「17-j dec」電路區 塊、「17-j·1」電路區塊、「j2 dec」電路區塊、「j3 dec」電 路區塊、及「j4 dec」電路區塊。 「17-j dec」電路區塊自輸入之j而將17-j解碼並予以輸 出。「l'j·1 dec」電路區塊自輸入之j而將l'j·1解碼並予以 輸出。「j2 dec」電路區塊自輸入之j將j2解碼而予以輸出。 「j3 dec」電路區塊自輸入之j將j3解碼而予以輸出。「】4 dec」電路區塊自輸入之j將j4解碼而予以輸出。 158417.doc -70·

S 201229762

Rl(〇〜15)」暫存部基於所輸入之j而輸出（j)ml。 「R2(0〜15)」暫存部基於自「17-j dec」電路區塊所輸出之 17-j而輸出（17-j)m2〇「R3(〇〜15)」暫存部基於自「17_j_i dec」 電路區塊所輸出的17-j·1而輸出（17-j-1)"13 » 藉由以上，解碼部U1獲得輸出⑴ml、（n-j)m2 ' (17-j-1)"13。 積運算部U2包含「R〇(l〜16)」暫存部、及7個rx zp」 電路區塊<1>〜<7>。 R〇(l〜16)」暫存部係由16個鎖存構成。該等16個鎖存 中分別保持有作為自ρ-adic單元讀出之代碼丫之16個成分 的ZP之要素y广y丨6。「R〇(l〜16)」暫存部與時脈clj(j = i〜i6) 同步而輸出保持於鎖存之yj。 「X Zp」電路區塊〇算出自「R〇(卜16)」暫存部輸出 之A與自「R,(0〜15)」暫存部輸出之⑴…的⑪之積而予以 輸出。 X ZPJ電路區塊<2>算出自「1(〇〜15)」暫存部輸出

之與自「R3(〇〜15)」暫存部輪出之（以广） 積而予以輸出

Zp」電路區塊<1>之輸 之Zp之積ε m>+°j而予以

X Zpj電路區塊<3>算出「X 出與「X Zp」電路區塊<2>之輪出 輸出。 「x ZP」電路區塊<4>算出 a, . <m>+〇 , 田目X Zp」電路區塊<3>賴 出^】與J·之積，>+,j而予以輪出。 「x Ζρ」電路區塊<5>算出自「 s<m>+0.i XZp」電路區塊<3>輸出之 P、 J dec」電路區塊輪出之尸的積e<，3j而予以輪 1584l7.doc •71· 201229762 出。 llZp」電路區塊<6>算出自「XZpj電路區塊<3>輸出 之S<m>+0j與自rj3 dec」電路區塊輸出之j3的積s<m>+3j而予以輸 出。 電路區塊<7>算出自「XZpj電路區塊<3>輸出 之s<m>+0j與自「j4dec」電路區塊輸出之』4的積s<m>+4j而予以 輸出。 藉由以上構成之積運算部U2，與時脈cij同步而將選擇並讀 出之資料Y作為與Zp之要素j對應的、ε<Ιη>+、、 g<m>+2 、

ε<Π>>+3·ί、e<m>+4j獲得。 J 繼而’對求出，叫j(1=1，2，3，4)之各j = 1〜16個和之計 算電路進行說明。藉由求出ε<-+丨j(1=l，2，3，4)之各 j = l〜16個和，而可獲得徵候群s<m>+广以下，將該計算電 路稱為「徵候群生成電路」。 圖46係徵候群生成電路之方塊圖。 徵候群生成電路包含「Rgstr」暫存器、及「5 bit AD mod 17」電路區塊。 徵候群生成電路與時脈clj(j = l〜16)同步，而藉由「5 bk AD mod 17」電路區塊及「Rgstr」暫存器之迴路將s<m>+1j 相加，作成徵候群成分S<m>+i(l=〇〜4)。 其次，對計算圖44所示之求出广之電路所使用的々之要 素j之i乘方的電路區塊進行說明。以下，將該電路區塊稱 為「G)'(j = l to 16)」電路區塊。 圖47係表示「（jy(j = l to 16)」電路區塊之電路記號之

158417.doc -72- S 201229762 圖。 「（j)(j = l to I6)」電路區塊係由時脈cki^O45)與 elj(j = l〜I6)控制，且與時脈cl』之上升同步而輸出（j)i與 ⑴卜丨。 、 圖48係「〇)力=1 top-Ι)」電路區塊之方塊圖。 ϋ) ϋ—1 t〇 16)」電路區塊係相對於Zp之零以夕卜之户斤有 要素1〜16,依序算出〇〜15乘方，並保持於暫存器之電路。 「（·^0 = 1 to 16)」電路區塊如圖48所示包含rx Zp」電 路區塊、「Coimter(l to 16)」電路區塊、及rR(1〜16)」暫 存部。 決定指數之時脈為cki，根據第幾次之時脈cki而決定指 數i。另一方面，自1起依序指定Zp之要素者係時脈“，且 時脈clj之次數j變成要素數。 「Counter(l to 16)」電路區塊係連接於「X Zpj電路區 塊之一方之輸入《將eh作為啟動信號，於clj之上升時序在 1〜16個範圍内進行遞增計數。 「R(l〜16)」暫存部包含16個暫存器，於&之時脈/(^之 上升時將輸入依序儲存至第卜16個暫存器，於〇ut之 時脈cl』之上升時依序輸出第卜16個暫存器之内容丨丨〜。 如圖48所示，使r c〇unter〇 t〇 ι6)」電路區塊及 「R(l〜16)」暫存部之輸入時脈心及。同步，藉由「χΖρ」 電路區塊將「R(l〜16)」暫存部之輸出與「c〇unter(1 t〇 16)」電路區塊之輸出相乘，則時脈cki上升後，每當叶上 升時自「R(l〜16)」暫存部輸出⑴、又，自「X Zp」電路 158417.doc •73· 201229762 區塊輸出（j)l+1。該⑴i+ι可視需要用於各計算電路。 以下’作為錯誤位置檢索多項式生成部1〇5之電路構成 例，對求出錯誤位置檢索多項式ψ(χ)之運算電路進行說 明。將該運算電路稱為「錯誤位置檢索多項式生成電 路」。 數38表示求出錯誤位置檢索多項式Ψ(Χ)2Χ2各次數j之 係數Ψ』的運算處理所需之處理式。 [數 38] 外，，，u=士 J 1=1 b(m)+0 圖49係錯誤位置檢索多項式生成電路之方塊圖。 誤位置檢索多項式生成電路係於使用徵候群 u<m>S=(uS<m>+。’ uS<m>+1，uS<m>+2，爪㈣，沾〜）搜索 錯誤之步驟中所使用的電路。 根據錯誤位置檢索多項式生成電路，無須使用複雜之歐 幾襄得疊代法，藉由單純之巡迴電路便可生成錯誤位置檢 索多項式Ψ(χ)。 錯誤位置檢索多項式生成電路包含求出數38所示之第2 式右邊中之的第1部分電路1；1、及求出同樣為數 3 8所示之第2式右邊中之1^)-〗的第2部分電路仍。 第1部分電路m包含4個_列連接之「Rgstr」暫存器 <1>〜<4>、及連接於各「Rgstr」暫存器之輸出的讀「χ Zp j 電 5^·區 。 「Rgstr」暫存器<i>之初始值為「〗」，其他「Rgstr」暫 158417.doc .74

S 201229762 存器<2>〜<4>之初始值為「〇」。 第1部分電路υι係由輸入至各「Rgstr」暫存器之時脈ck 控制，第j次之時脈ckj之上升時，自rRgstr」暫存器之連 接點輸出各次數之係數心“、七_2、、A·4。係數不存在 . 之連接點變成「〇」，故對於「X Zp」電路區塊<卜〜<4>之

• 徵候群成分S<m>+广S<m> + 4之積運算並無幫助。「5⑽AD mod 17」電路區塊將「χ Zp」電路區塊〇〜<4>之輸出每 兩個地進行和運算，藉由該等「5 bit ad mod 17」電路區 塊之符梯（ladder)而最終獲得。 第2部分電路U2包含「Counter(l to 4)」電路區塊、rx Ζρ」電路區塊<&>、<b>、及「j-i dec」電路區塊。 第2部分電路U2根據時脈Ckj而自「Counter(1 t〇 4)」電 路區塊所生成之j與徵候群成分S<m>+〇，藉由「X Zp」電路 區塊<a>及「广dec」電路區塊生成（』8<111>+。)-丨。並且，自 該生成之（jS<m>+〇) 1與所設定之ε=4，藉由「X zp」電路區 塊<b>而獲得u(j)·1。 並且，藉由「X Zp」電路區塊<c>，進行第1部分電路 U1所生成之1：4_{<111>+丨與第2部分電路U2所生成之u(j)-i之 •相乘’獲得係數A。 .係數Α係h位元之二進制，為顯示負數而變成補數表 現。因此，藉由反相器1\^使r χ Zp」電路區塊<c>之輸出 反轉後’藉由「5 bit AD mod 17」電路區塊而將「i」相 加。藉此，可獲得5位元之二進制之補數表現。 再者，圖49所示之「j-丨dec」電路區塊係求AZp之要素』 158417.doc •75· 201229762 之逆元r1之電路。關於「Γ〗dec」電路區塊之詳細說明於 下文敍述。 根據以上所說明之錯誤位置檢索多項式生成電路，若將 時脈ck置入4次則於各節點獲得』=4之係數么〜 以下，對哈塞微分多項式生成部1〇6之電路構成例進行 說明。 於ΨΟΟ之次數與4 一致之情形時，需要求出該ψ(χ)之根 及其多重度。因此，其次對計算求出根之多重度時所需之 哈塞微分多項式之係數的運算電路進行說明。以下，將該 運算電路稱為「哈塞微分多項式係數生成電路」。 哈塞微分多項式之係數以及其係數與ψ(χ)之係數之關係 係如數3 9般。 [數 39] [Ψ(χ)][ί) = |；fJ + 1 V+I.xj = 2vptiIJXj j=°v 1 J j=0 即，根據數39可知般，哈塞微分多項式係數生成電路進 行Ψ(χ)之係數與二項係數之乘法，使用時脈ck&cl生成各 微分之階數（order)之各次數之係數，並將所有係數儲存於 暫存器。 圖5 0中（A)係哈塞微分多項式係數生成電路之方塊圖， 圖50中（B)係控制哈塞微分多項式係數生成電路之時脈a 及cl之時序圓。 哈塞微分多項式係數生成電路包含記錄有Zp之各要素i 之階乘i!之「i!」表格、記錄有其逆元之「（i·丨）〗」表格、 158417.doc -76·

S 201229762 及記錄有錯誤位置檢索多項式Ψ(Χ)之係數么的「6」表 格。關於「i!」表格及r(i!yi」表格，如本例般於Ρ=17之 情形時’可於實用上控制為充分小之規模。 又’關於「A」表格，係由圖49所示之錯誤位置檢索多 項式生成電路生成，故進行使用。 如圖50所示’哈塞微分多項式係數生成電路包含「丨丨」 表格、「（i!)·1」表格、及r 4」表格、r X Zp」電路區塊、 以及切換該等連接之控制開關sw。非選擇之節點以「X Zp」電路區塊之積運算之結果為「〇」之方式，將控制開 關s W之輸出側之節點以初始狀態放電為「〇」。 時脈Ck之時脈數係對應於微分之階數’ Cki之i係取1〜4之 值。另一方面，時脈C1相當於次數’若微分之階數上升則 不要之次數增加。因此’對於時脈ck而言無須每次產生相 同數，圖50之電路中係每次產生相同之4次。因此，儲存 時序為42個，儲存係數之「Ri(〇〜4)/j(〇〜3)」暫存部無需對 應所有時脈之暫存器，只要大致一半暫存器便可。 再者，ck〇係為了於暫存器中預先儲存ψ(χ)之係數、即 相當於Ψ[()]之係數而適當設置者。 圖51係亦可利用於哈塞微分多項式係數生成電路之严17 時之對於Ζρ之各要素而言固定的運算（逆元、階乘、冪等） 之表。 藉由使用該等數字之5位元之：進制表示而可作成解碼 益再者，當j於Ζρ之所有要素卜16中變化時，作為能夠 不會過與不足地掃描Ζρ之所有要素之函數之—例係如表所 1584I7.doc -77- 201229762 不，但大多情形時係去除偶數乘方或階乘。例如，若^為& 滿足條件，則可根據j之變化而掃描Zp之零以外之所有要 素。例如’於a=3、5、6、7、1 0夕碑π n 士 一 之清形時，係如圖51所 示0 利用5亥等函數可擴大徵候群轉換法之假想錯誤之搜索範 圍。 ’、 其次，作為構成解碼器之電路之例而對求出Zp之要素】 之逆元Γ1的解碼器進行說明，將該解碼器稱為 dec」電路區塊。 為自要素j求出逆元j-丨，而求出jxj-isl(m〇d 17)之關係， 將j及j·1如數40所示般構成5位元之二進制表示，以此方式 作成其轉換解碼器便可。 [數 40] =(j). ^ = 0)0+0),2 + 0),2^0)3^+0),24 Output:0. =(j -·). jj ΐΞΐ(ιηοάρ) j ' - Ο'' )〇 + (j_，), 2 + (j-1 )2 22 + (j-1 )3 23 + (j" )4 24 圖52係「j·1 dec」電路區塊之方塊圖。 「j dec」電路區塊可藉由將5位元之二進制資料i解碼 為5位元之其他二進制資料〇的一般電路構成。該情形時， 如數40所示，設l=j、〇=j_i便可。 「j_1 dec」電路區塊藉由NAND閘極G1及G2，每2個位 元地將位元1〇〜13部分解碼而生成信號/A〇〜/A3、/b〇~/B3， 進而，藉由3輸入之NOR閘極G3而自/Am、/Bm、14(或/ι4)生 158417.doc -78- s 201229762 成〇m(m-〇〜4)。再者，於j=〇之情形時設广。 其:’對計算錯誤位置檢索多項式ψ(χ)之根及其多重度 之運算電路進行說明。以下，將該運算電路稱為「錯誤位 置檢索多項式根/多重度運算電路」。 錯誤位置檢索多項式根/多重度運算電路將哈塞微分多 ， 項式之〇階微分視為Ψ(Χ)，相對於Ζρ之各要素，若哈塞微 刀多項式非零則將計算轉向下一要素，而於哈塞微分多項 式為零之期間則提昇微分之階數。相對於各Ζρ之要素，若 暫存器中殘留有哈塞微分多項式非零之最初之哈塞微分之 Ρ白數，則階數非零之要素為根，所殘留之階數變成此根之 多重度。即，自暫存器中選擇内容非「〇」者，其保持之 值變成上述根之多重度。 具體而言，若將錯誤位置檢索多項式ψ(χ)之根設為α， 將之i階之哈塞微分多項式設為[Ψ(χ)]⑴，則α之多重度 設為η時之關係式係如數41般。 [數 41] [Ψ(α)][。! = ψ(α) = 1 + [ ψ〆=〇 Η W«)]M = Σψ[ηΜν = 〇, [Ψ(α)][η] = 0 j=〇 j=o 錯誤位置檢索多項式根/多重度運算電路求出具備該數 41之η，無論其相對於Ζρ之各要素α而言是否為Ψ(χ)之根。 於η=0之情形時，表示α並非根。 圖53中（Α)係錯誤位置檢索多項式根/多重度運算電路之 方塊圖，圖53中（Β)係控制錯誤位置檢索多項式根/多重度 158417.doc -79- 201229762 運算電路的時脈ck、el、及clk之時序圖。 錯誤位置檢索多項式根/多重度運算電路以時脈心對以 之要素1〜16進行掃描’以時脈cl求出哈塞微分之階數，以 時脈elk求出其階數之哈塞微分多項式之值。時脈ck係於計 算之哈塞微分多項式之值非零時產生，且置入下一Zp之要 素之循環中。 錯誤位置檢索多項式根/多重度運算電路如圖53中（A)所 示包含「（j)i(j=l t0 16)」電路區塊、「r〇 i(〇〜4)/j(〇〜4)」暫 存部、「X Zp」電路區塊、「Rgstrj暫存器〈卜、。⑹ad mod 17」電路區塊、「Rgstr」暫存器<2>、「cl〇ck ci 」 電路區塊、「C〇unter(0 to 4)」電路區塊、及rLi(1〜16)」 暫存部。 ⑴（j = l to 16)」電路區塊將時脈心接收α次而選擇要 素α ’將時脈clk接收次而輸出α之』乘方。 「R〇 Κ〇〜4)/j(0〜4)」暫存部係接收時脈cli及cl<而輸出 哈塞微分多項式之係數〆之暫存器。 電路區塊對自「⑴i(j=1 to 16)」電路區塊之輸 出^、與自「Ro i(〇〜4)/j(0〜4)」暫存部之輸出ψΠ]』進行積 運算，而輸出aj#[i]j。 稽甶對，⑴（尸1…电峪區塊、 K〇 4)/j(〇〜4)」暫存部、及Γχ Zp」電路區塊職予$次 k而可獲得哈塞微分多項式之值。再者，為簡單進 脈ck、〇卜及elk之控制，亦計算該計算中不存在之〇 的泮。因此，原本所需之時脈elk之總數為— 158417.doc

S • 80 · 201229762 右。 微分多項式之值[Ψ(α)]⑴於零之情形時作為「〇」' 於其 他情形時作為「1」而取入至「Rgstr」暫存器<1>〇 厂Rgstr」暫存器<1>所保持之值於時脈clk〇之時序作為 . 時脈ck«(a=1〜16)而輸出》該時脈cka保持至以時脈clk4重置 為止。 「Rgstr」暫存器<1〉之初始值為「！」，故時脈cki上升為 最初之clk〇。時脈ck2之後’依照計算結果而以dk之任一循 環之clkG上升。 「clock cl gen·」電路區塊與時脈clk〇同步而產生時脈 c】i ’每當時脈cka上升時重置為時脈ci〇。 「Counter(0 to 4)」電路區塊於時脈Cka重置為〇，每當 置入時脈cl時進行遞增計數，並輸出時脈cl之次數<。該 輸出係儲存於「Li(l〜16)」暫存部。 「Li(l〜16)」暫存部根據時脈cka而切換輸入，故第a個 暫存器中儲存有上述多重度。 以下，對錯誤量算出部1〇7之電路構成例進行說明。 對自哈塞微分多項式之根及多重度a、[n]之對求出真之 錯誤而進行代碼校正的轉換電路進行說明。此處，將該轉 換電路稱為「代碼校正電路」。 藉由徵候群轉換法求出之解、假想錯誤η、#誤產生之 位置t、及真之錯誤et之關係係如數42般。 [數 42] 158417.doc 201229762 uS^〇=Su0)(m>ej=4 5 t = a_，> n = u(t)^et jsl 轉換中係利用數⑴<m>=(l7-j-V3(17_j)m2⑴ml，該數與數43 所示之徵候群成分之關係式S<m> + 1相比，係等於使用 Y=(0 ’ 〇 ’ ··· ’ yj=1 ’ 〇)作為1=〇之徵候群成分之 S<m>+Q。加以利用而將代入有Yit成分為丨且其他為〇者之 徵候群成分表示為T<m>+0，電路輸入係使用圖54之方塊圖 所示的電路。 [數 43]

js| j=l J 代碼校正電路包含求出錯誤產生之位置t之第丨部分電路 U1、求出真之錯誤et之第2部分電KU2 '及利用真之錯誤 et進行代碼校正的第3部分電路υ3。 第1部分電路U1包含「j^dec」電路區塊^〉。 「Γ1 dec」電路區塊<1；>輸入根a，輸出錯誤產生之位置 t 0 第2部分電路仍包含3個Γχ Zp」電路區塊^〉〜^、及 "r1 dec」電路區塊<2>。 「X ZPj電路區塊〈卜輸入徵候群成分s<m>+〇及4·丨(=13)， 輸出轉換後之數u之逆元之u-i。 「j·1 dec」電路區塊<2>輸入T<m>+〇，輸出作為⑴<m>之逆 元之。 「X Zp」電路區塊<2>輸入多重度n及作為「X Zp」電 路區塊〈丨〉之輸出的U.丨，輸出該等積mr1 〇

158417.doc • 82- S 201229762 X Zp」電路區塊<3>輸入Γχζρ」電路區塊<2>所輸出之 mi·1及「j·1 dee」電路區塊<2>所輸出的{(t)<m>}-i，輸出真之錯 誤et。 第3部分電路U3包含2個「5 bit AD mod 17」電路區塊 <1>、及 <2> » 「5 bit AD mod 17」電路區塊<ι>輸入/〜及「1」，輸出 作為et之補數之-et。 「5 bit AD mod 17」電路區塊<2>輸入自p-adic單元讀出 之代碼yt及「5 bit AD mod 17」電路區塊<1>所輸出的 -et ’輸出經錯誤校正之正確的代碼Ct。 藉由以上構成之代碼校正電路，而可復原正確的代碼 ct ° 其次’對計算錯碼字E之李度量w(E)=Z|ej|(j = l〜16)之運 算電路進行說明。以下，將該運算電路稱為「李度量運算 電路」。 圖55係李度量運算電路之方塊圖。 李度量運算電路包含「R〇(0〜16)」暫存部、「5 bit LM 17」電路區塊、「5 bit AD mod 17」電路區塊、及 「Rgstr」暫存器。 自多項式Ψ(χ)所得之錯碼字E係作為初始值而儲存於 「Ro(0〜16)」暫存部。自「R〇(〇〜16)」暫存部根據時脈ckj 而依序取出E之成分ej» 「5 bit LM 17」電路區塊自該取出之成分ej而計算其李 度量|e』h「5 bit LM 17」電路區塊對應時脈ckj而將計算出 158417.doc -83 · 201229762 之成分之李度量丨ej丨輸出至「…⑽―η」電路區塊。 由RgStr」暫存器與「5 bit AD mod 17」電路區塊 構成之迴路而將該丨~丨相加。並且，第财之時脈ek上升之 時間點的「5 bit AD福17」電路區塊之輸出變成 w(E)=2|ej 卜 於"(呢4之情形時，—系列之錯誤搜索結束’可根據E 而進行校正。 對於由運算處理求出之錯誤E，確認其李度量為8以下， 獲知其並非誤校正後進行校正。 因此，其次對計算Ζρ之要素之李度量之運算電路元件進 订說明。以下，將該運算電路元件稱為「5 W [Μ Η」電 路區塊。 對於5位元之二進制表示之Zp之要素其李度量 可表現為Q=/PF〇Xa+PF〇x(17_a)。此處pF〇於9之情形時 為「1」，於a<9之情形時為「〇」。因此，為求出&之李度 量，於a^9之情形時自17中減去a、即對17添加&之補數便 可 〇 h=5、p= 17之情形時之人與Q之關係係如數料般。 [數 44] a = A0+A,2 + A222 +A323 +A424 Q = |a| (Q = /PF0xa + PF0x(17-a》 Q = Q〇+Q12 + Q222 + Q323 + Q424 圖56係「5 bit LM 17」電路區塊之電路記號，圖57係 5 bit LM 17」電路區塊之方塊圖。

158417.doc • 84 - S 201229762 5 bit LM 1 7」電路區塊輸入5位兀之二進制A〇~A4 ’輸 出5位元之二進制Q〇〜Q4。 「5 bit LM 17」電路區塊包含PF0生成部Ul、XOR閘 G1、3個半加算器HA1〜HA3、及2個全加算器FA1、FA2。 PF0生成部U1包含於Vcc端子及Vss端子間串列連接之 PMOS電晶體QP1〜QP4、NMOS電晶體QN1、及QN2。該等 電晶體QP1、QP2、QP3、QP4、QN1、及QN2分別係由輸 入 A4、A2、Αι、A〇、A〇、及 A3控制。 又，PF0輸出部U1此外還包含PMOS電晶體QP5、3個 NMOS電晶體QN3〜QN5、及反相器IV1。 電晶體QP5係連接於電晶體QP2之源極及電晶體QP4之汲 極間。電晶體QN3及QN4係連接於電晶體QN1之源極及汲 極間。又，電晶體QN5係連接於電晶體QN1之源極及電晶 體QN2之汲極（Vss端子）間。該等電晶體QP5、QN3、 QN4、及QN5分別係由輸入Α3、Αι、A2、及A4控制。反相 器IV1之輸入係連接於電晶體QN1、QN3、QN4、及QN5之 源極。該反相器IV1之輸出為進位PF0。 XOR閘G1輸入Aj(j = 0〜4)及PF0，輸出Bj。 全加算器FA1之輸入為B〇及PF0、進位輸入為PF0、輸出 為Qo、進位輸出為C0。半加算器HA1之輸入為（^及^、輸 出為Q!、進位輸出為C1»半加算器HA2之輸入為C1及B2、 輸出為Q2、進位輸出為C2。半加算器HA3之輸入為C2及 B3、輸出為Q3、進位輸出為C3。全加算器FA2之輸入為B4 及PF0、進位輸入為C3、輸出為Q4。 158417.doc -85- 201229762 該具體例中若輸入為9以上則向17添加a之補數。a之補 數於PF0= 1之情形時係藉由XOR間G1將a之各位元表示Aj反 轉而設為Β』’並於其實加1而生成。 P=17係17=(1〇〇〇1)2，故以pF〇進行表示，進而，使pf〇 為1 ’將該等與Bj相加作為二進制之和。 厂5 bit LM 17」電路係與時脈非同步地動作，若置入輸 入則輸出所計算之李度量。 以下’對解碼部109之電路構成例進行說明。 結束錯誤搜索’根據錯誤代碼E獲得經校正之李度量碼 C後’需要將其返回至zp之資料代碼a。該運算相當於將G 作為生成矩陣而進行c=ag之逆運算，矩陣之逆之獲取係 規模較大之運算。因此，自C之要素逐一地求出A之要 素。計算之過程係如數45所示。 [數 45] »=0 Π cS〇)=Cj-ja0=f(rai i=0 {|〇2rcf) =ςς〇)^；=ς〇)0&*=i6a·}

U i=l i=l >1 J j=l c?H。)-八=i(rai U2

M 158417.doc • 86 · s 201229762 如數45所示’計算原理係將Cj==2：(j)i+iai之關係依序變 形，自a〇變形為ai、繼而自a,變形為a2、· · ·，逐一地求 出am。 兩邊乘以j之冪之逆元而將j之Zp之所有元的項匯總。此 時利用Zp之所有元之和為零而進行變形。 數46係C之成分與A之成分之關係式。 [數 46] c^Ucj 十丨)十 i=m ··· am =16-^(^)-1^ i=» 其次，使用數46所不之關係式對實現具體的運算電路者 進行說明。 再者’獲得ay後求出am時，係—面求出一面依序 計算am之j的和，藉此進行時脈之並列利用。 首先，基於數46所示之⑴對每次進行 李度量碼C之成分之轉換的電路進行說明4下，將該電 路稱為「d"1-%」電路區塊。 j」电格遇塊之電路記號 圖5 8係表示

係「c(m])j」電路區塊之方塊圖V -c j」電路區塊係與時脈clj、/cij同步而動作之電路， 輸入⑴、am·〗、及代碼成分Cl〜Ci6，輸出c(m、。 c j」電路區塊包含「X Zp」電路區塊、2個「5 bj AD mod 17」電路區塊❿、<2>、及「r(卜16)」暫辛 158417.doc .87· 201229762 部 「XZp」電路區塊中，生成⑴％ami之積，經由反相器 ΠΠ而將其輸出至「5bitADmodl7」電路區塊#。 於「5bitADmodl7」t路區塊❿中，求出經由反相器 ΠΠ所輸出之輸出⑴1之補數，生成代」，並將其輸出 至「5bitADmodl7」電路區塊<2>。 於「5 bit AD mod 17」電路區嬙<，、士 , 」电略bn塊<2>中，生成自「5 bit AD mod 17」t路區塊少輸出之代、與和時脈以同步 而自「R(1〜16)」暫存部輸出的如(D之和。該和變成 作為「(^」電路區塊之輸出之巧。自該「5 W Μ mod 17」電路區塊<2>輸出之係與時心之下降同步 而記錄於「R(l〜16)」暫存部之第j個暫存器。 繼而，對基於數46所示之am=16-i2(jm+i)-丨(m J ; c j(J = l 〜16) 路區塊 圖60係表示「am」電路區塊 「am」電路區塊之方塊圖。 「am」電路區塊係與時脈叫同步而動作之 (j)m+1、及沪、，輸出am。 其輪入 「〜」電路區塊包含「j·1仏」電路區塊、2 電路區塊少、<2>、「5bit ADm()d 々」 「响」暫存H 電路£塊 '及 而生成‘之電路進行說明。以下，將該電路稱為、」電 之電路記號之圖，圖61係 元⑴ 於「J dec」電路區塊中，將⑴m+〗轉換 (m+丨），并故斗士人， ’具逆7L (Ί 並將其輸出至「XZp」電路區塊〈卜 158417.doc

S 88- 201229762 進仃自「j 1 dec」電路區塊所輸 入之（j).(m+”、血自「c(m-丨）^ 〇目 C j」電路區塊輸出之的 積運^，並輸出至「5bitADmQdl7」電路區塊。 自5 bit AD mod 17」電路區塊輸出之積係藉由包含初 始值為「〇」之「RSStr」暫存器與「5 bit AD mod 17」電 路區塊的迴路而進行加算。將該結果自「5 bit AD mod 17」電路區塊輸出1「χΖρ」電路區塊〇。 於X Ζρ」電路區塊<2>中’對自「5 bk ad爪以17」 電路區塊輸出之和與16·ι = 16之積進行運算，而獲得作為 「am」電路區塊之輸出的 最後’對使用上述「一、」電路區塊及「‘」電路區 ，而獲得資料代碼A之計算電路進行說明。以下，將該計 异電路稱為「逆轉換電路」。 圖62中（A)係逆轉換電路之方塊圖，圖62中（]8)係控制該 逆轉換電路之時脈(^及c丨之時序圖。 如圖62中（B)所不，時脈ck&cl於特定之時脈化之上升至 下時脈ck之上升為止期間，變成時脈ci上升16次之關 係0 逆轉換電路包含每次進行逆轉換所需之李度量碼c之成 分之轉換的第1部分電路!^、及逐一求出資料代碼A之要 素之第2部分電路U2。 第1部分電路U1包含「⑴i(j = 1 t〇 10)」電路區塊、 「Rgstr」暫存器、及「一、」電路區塊。 第2部分電路U2包含「（jy(j = 1 t〇 16)」電路區塊、「‘」 158417.doc -89 - 201229762 電路區塊、及「Li(0〜10)」暫存部β 其中「⑴1。” to 16)」電路區塊係與第1電路部分υΐ共 有。「0)七=1 to 16)」電路區塊係產生「am」電路區塊與 c( \」電路區塊所使用之Zp之要素j之m+1乘方與m乘 方的電路。該電路區塊將時脈ck之循環數m+1及比該循環 次數少1之數m作為指數，將時脈cl之循環數作為j，而輸 出⑴m+1及（j)m。 「（j)i(j = l to 16)」電路區塊於Ck之第1循環中對rain」 電路區塊輸出Zp之要素自身，對「c^-υ』」電路區塊輸出 「1」。輸出至該「C(m])j」電路區塊之「1」原本係計算中 並不利用者，故而需要研究使得該「丨」不對運算結果產 生影響。因此，為消除該「1」之影響，於第i部分電路⑴ 之積運算中，在時脈ck之最初之循環時將另一方之輸入設 為「0」，使得積運算之結果為零。 第1部分電路U1之「Rgstr」暫存器中設定有‘。該設定 之am於時脈仏丨後之時脈叭之時序自「Rgstr」暫存器輸 出即’「Rgstr」暫存器之輪出am·!係於時脈ckm之時序輸 出。 於時脈ck之最初之時脈循環ckQ中，「Rgstr」暫存器之輸 出節點之初始值係設定^「〇」，#上述般不對計算結果產 生影響。 「「」電路區塊係與時脈ckm同步而輸入有自 Rgstr」暫存器及「(jy(j = 1 t。16)」電路區塊分別輸出的 ^及。「巧」電路區塊自該等輸人及⑴^獲得作 158417.doc 201229762 為第1部分電路m之輸出之^⑺-巧。 c ·*」電路區塊之初始值變成經復原之代碼資 枓C，根據時脈化之「Rgstr」暫存器之設定，為 C 〇 班第2電路部分仍之「am」電路區塊對應時脈^之I6個循 王哀，依照數46所示之計算式而獲得％。、」電路區塊所 生成之、藉由作為下一 16次時脈cl之循環之開始時序的時 脈ckm+1而儲存至「U(G〜1())」暫存部之第瓜個暫存器。 若所有時脈循環結束則於「_,」暫存部中設定並 儲存代碼資料A。 <總結> 以上’於第1實施形態中，針對錯誤校正使用徵候群轉 換法之P-adic.NAND_記憶體，-面例示具體構成一 面進行說明。 根據第1實施形態，即便於對p_adic單元之資料寫入、對 p-adic單元之資料讀出等之位準設定寬鬆之情形時，亦可 藉由強力的錯誤校正能力確保資料可靠性。 [第2實施形態] 於第1實施形態中，對「p_adic Zp W0rld」之資料（代碼） 之處理中利用徵候群轉換法的記憶體系統進行了說明。該 情形時，可使記憶體系統所使用之電路之構成單純。： 而，於可校正之錯誤量增大之情形時，為進行錯誤校正益 遺漏之搜索，使得搜索之重複增大，導致處理時間增大。 於如第i實施形態般在錯誤校正令使用徵候群轉換法之 158417.doc -91· 201229762 情形時，錯誤搜索時所需 情形時，可校正之李度旦/算之重複次數於例如p=17之 ㈣時最大為〗6次便可時最大為16x16=256次、 般，可校正之李度量為=4面，如第1實施形態所說明 福I女 ε之情形時，錯誤搜索時需要重 最大16x16x16=4096次之計算處理。 系面，徵候群轉換法對於錯誤量較小之記憶體 ^ °之錯誤校正系統而言有效’但反之於可錯誤校 正讀大之情形時（例如，ρ=17、ε=4)，與徵候群轉換法 使用先別之歐幾裏得疊代法有時可減小處理時間及 電路規模。 因此’於第2實施形態中’對錯誤校正使用歐幾裏得法 之p-adic· NAND快閃記憶體進行說明。 圖63係錯誤校正使用歐幾裏得疊代法之記憶體系統之方 塊圖。該記憶體系統係p=17、最大可校正錯誤量設為ε=4 之情形時之構成。 p-adic記憶體系統包括丨7進數轉換部2〇 1、編碼部2〇2、 p-adic單元記憶體部2〇3、徵候群生成部2〇4、錯誤位置檢 索多項式生成部205、歐幾裏得疊代法處理部206、第1哈 塞微分多項式生成部207、第2哈塞微分多項式生成部 208、代碼復原部209、解碼部210、及25進數轉換部211。 其中’關於17進數轉換部201、編碼部202、及p-adic單 元快閃記憶體203之處理過程，係與圖33所示之p-adic記憶 體系統中的17進數轉換部101、編碼部102、及p-adic單元 快閃記憶體103之處理過程相同。因此，此處，自由p-adic

158417.doc •92· S 201229762 單元快閃記憶體103中讀出代碼Y後之處理過程開始進行說 明。 由編碼部202而經李度量碼化之代碼C自p-adic單元快閃 記憶體203中作為包含錯誤之代碼Y而被讀出。該代碼γ輸 入至徵候群生成部2〇4。 徵候群生成部204使用徵候群矩陣Η及代碼Y之各碼字成 分’自S=YHt而進行徵候群S之計算。於S=0之情形時，由 於代碼Y不包含錯誤’故為進行最後之處理而將代碼Y輸 出至解碼部210。另一方面，於之情形時，且s之最初 之成分SQ為|S〇|>5之情形時，代碼γ之錯誤確實無法校正， 故輸出NG信號，並且為進行最初之處理而將包含錯誤之 代碼Y直接輸出至解碼部21〇。於其他情形時，將徵候群s 輸出至錯誤位置檢索多項式生成部205。 錯誤位置檢索多項式生成部205藉由數47所示之計算 式，自徵候群S求出多項式ψ(χ)。該多項式ψ(χ)輸出至歐 幾裏得疊代法處理部206。 [數 47] S = (S0sSlsS3,S4) Ψ(χ) Ψ〇 =1 Ψι 二一^ ψ2 =-(ψ,8, +v〇S2)/2 Ψ3 =-^,+\^S2+\|/0S3 )/3 ψ3 = -(y3s, + y2s2 + ^s3+¥os4 )m

法而嘗試 時，將該 158417.doc 微分多項式 •93· 201229762 生成部207及208。另一方面，於無法生成λ*ν之情形時， 輸出NG信號，並且為進行最初之處理而將包含錯誤之代 碼Υ直接輸出至編碼部210。關於該歐幾裏得疊代法處理部 206之電路構成於下文詳細敍述。 第1及第2哈塞微分多項式生成部2〇7及2〇8分別自多項式 λ(χ)與ν(χ)求出哈塞微分多項式，而求出該等根1_及其根之 夕重度η。第1及第2哈塞微分多項式生成部2〇7及2〇8根據 所得之根r及其多重度η，向代碼復原部2丨〇輸出t=r·!。 代碼復原部210根據產生錯誤之碼字之位置座標t、及多 重度η求出錯誤量et。並且，根據Ct=yt_et對李度量碼之代碼 C=(Cl，c2，…，Cl6)進行復原。 關於之後之解碼部210及25進數轉換部211之處理係與圖 33所示之p_adicK憶體系統中的解碼部1〇9及25進數轉換部 110相同’故而省略。 以上’於本實施形態之記憶體系統之情形時，處理之反 覆與複雜程度均彙聚於歐幾裏得疊代法，全體之處理流程 變得簡單》 再者，全體之系統構成大致分為兩種，即圖63中a所示 之虛線包圍之系統構成、及圖63中b表示之一點鍵線包圍 的系統構成。 以虛線包圍之系統係搭載有p_adic單元快閃記憶體，且 藉此作為1個記憶體系統而發揮功能者。因此，於該記憶 體系統之情形時’需要開發第i實施形態中亦說明之p_adic 單元快閃記憶體。又，伴隨於此，需要將對p_adic單元之

158417.doc •94· S 201229762 位準設定方法自使用先前之NAND MLC之記憶體系統的情 形加以變更。 以一點鏈線包圍之系統係直接使用先前之ΝΑΝΕ) MLC作 為記憶體裝置之記憶體控制器。因此，該系統資料之寫入 時僅藉由設置使Zp之要素與MLC之位準對應而解碼之1/〇 便可實現。藉此，可利用先前之NAND MLC構築使用李度 量碼之記憶體系統。其中，於使用記憶體控制器之記憶體 系統之情形時，為進行MLC與Zp之映射（mapping)而需要 更多之時間，故不會成為高速之資料處理系統。然而，依 然可進行資料可靠性提高之資料管理。 MLC與Zp之映射對應mMLC之位準之每個群組而言頁面 不同，故於未對不同頁面間之資料進行總結管理之情形 時’無法將1個記憶體單元之位準作為❹之要素而連續地 ?立關聯。因此’需要設置與所有頁面資料對應之暫存 盗，進行與Zp之要素之二進制表示之映射，而進行與該暫

藉由第1實施形態 亦可實現任意記憶體 構築何種系統係依據市場需求而定 或以下所示之第2實施形態之說明， I58417.doc -95- 201229762 系統。 <歐幾裏得法> 首先，作為使用歐幾裏得疊代法之記憶體系統之前提， 對使用歐幾裏得法時之一般的關係式等進行總結說明。此 處’係設為γ=ε+1而進行說明。 記錄於p-adic單元之代碼C之二進制資料係將包含h位元 之碼字符號聚集p-1個而成者，對應每一位元受到各種擾 亂而引起變化。因此，自代碼γ復原代碼c即為解碼。於 該解碼之前，首先求出徵候群。 徵候群S係進行利用徵候群矩陣Hi s=YHt之運算而作為 數48所示之要素S〇、Sl、. .·、8γΐ求出。 [數 48]

Phi=tXt&+i-° ··· S.=S(j)'e, S0=Sej 此處’ H%H之轉置矩陣。生成矩陣G與徵候群矩陣H之構 成係以變成GHt=〇(mod p)之方式構成，藉此若Y=c+E則 〇 又，甚 ρ、 ’以，…’ epq)則可知徵候群％變成各 碼字符號之錯誤該等徵候群S係唯-之錯誤之資 Λ基於該等徵候群s，以如下方式進行正確的代碼C之復 原》 繼而’對解瑪之原理進行說明。將η(=ρ·1)個錯誤之符號 如數49般分類為兩個組J+與J.。 [數 49]

158417.doc -96· S 201229762 J+=)je(l,25A,n>, ej <p/2j J-={je(l，2，A，n> ej>p/2} 卜分類為符號之錯誤量為ej<p/2 號Cj之位置j之隼人玷τ 忭马代碼符 “ 的+，以及符號之錯誤量為的/2之情 形時’作為代碼符號 之位置」之集合的J-。基於該等組而 如數5〇般構成伽羅體GF(p)上之多項式Λ(χ)、 [數 50] AW=n(i-jx)\ ν(χ)=Π(1Ηχ^ + jeJ. 如此’多項式Λ(χ)變成具有j+之錯碼字符號之位置』之反 數作為根，具有所述碼字符號之李度量6j為根之多重度的 多項式。另一方面，多項式V(x)變成具有J-之錯碼字符號 之位置』之反數作為根’具有所述碼字符號之李度量p_ej為 根之多重度的多項式。解碼最終變成藉由僅由徵候群^之 貝Λ構成該等多項式而求解，獲得錯誤之資訊的過程。 即’需要求出該等多項式Λ(χ)、V⑻與徵候群Si之關係。 繼而，若如數51所示般使各徵候群Si由其次數之係數所 具有的級數多項式構成，則以包含符號之錯誤量ej、位置j 及其值之有理多項式進行表示。 [數 51] sW=plXi=gej|;(jxy=g ^L_

Isl Η 1=1 Η 1-JX 根據數51 ’多項式、ν(χ)、徵候群S(x)之間成立有數 52所示之關係式。 [數 52] 158417.doc -97- 201229762 ：«： S(x): 繼而，利用數52所示之關係式 式 Λ(χ)、ν(χ)。 徵候群S(x)求出多 項 自徵候群S(x)求出數53所 Ψ(χ) 〇 [數 53] 示之次數為 以下之多項式 Ψ(χ)ε(Χ)Ξ —XVp’(xym〇d xr Ψ(χ)=1 + Σψ^'，Vj=-jiVj.iSi於多項式ψ(χ)之展開式中，根據數53,L ^ <式之兩邊之rs之係數的比較，係數可使用徵候群&與業已求过之係數七-〗而利用疊代法求出。數54中 七山々 自徵候群Sd1求出多項式Ψ(χ)之係數心〜多W的結果。 [數 54] Ψ〇 =1 Ψι = ~¥〇S, = -S, Ψ2 Μ ψΗ =-(ψγ-28, + Λ + ψ08γ.,)/(γ-ΐ) 該多項式Ψ(χ)係等價於Λ(χ)/ν(χ)之多項式， 、 夕項式Λ(χ)、 v(x)中有數55所示之關鍵條件。因此，對於^及多項式 Ψ(χ)可藉由歐幾裏得法除以常數倍而求出。 [數 55] ν(χ)ψ(χ) = Α(χ)^χγ) degA(x)+degV(x)<y Λ(χ)與V(xM此互為素數 deg Λ(χ)- deg V(x) s S0 (mod ρ) 158417.doc -98- s 201229762 因此 1徵候群s丨〜Sw構成客馆走中〜、，

<酝幾爰得疊代法之錯誤校正> 則作為疊 _S0而求出多項式Λ(χ)、ν(χ)。 Ψ(Χ))之組求出之多項式Λ(χ)、 置j及錯誤量ej。 其次，對歐幾裏得叠代法進行說明。此處，對藉由停』 條件 deg X(x)-deg v(x>S〇(m〇d p)求出疊合式 ν(χ)ψ(χ) X(x)(modxY)之疊代法進行說明。 歐幾裏得疊代法係使用多項式之除法而依序求出函凄 f〇、fi、...、fn之方法。該等量之間存在數56所示之關係。 [數 56] ^ = f1=k1f2 + f3> A, fn=knfn+1+fn+2 P-丨=0，P〇=l，PnH+Pw q〇=0. q,=l, q„ =kn_1qn.,+q„.2 Ρ»『η +Pn-|fn+l _ (kn-lPn-i +Pn-2)fn +Pn-ifn+l = Pn-1(kn.,fn + fn+1)+pn-2f» -Pn-lfji-l +Ρη-2『η

M = P〇f〇+P-lfl =f〇 *ϊιι^η ^ίη-Ι^η+Ι

= (kn-iqn_i +qn_2)fn +qn-ifn+i M =q.fi+q〇f2=fi f〇 = Pnfn + P„-lf„+15 f] = q»fn +

Pn Pn-1 kn-lPn-1 Pn-1 Pn-1 Pn-2 Qn Qn-1 fln-l qn_i q*i-2 pnqn-i - pn-丨qn = (-1 广1 (p】q。_ p〇qi)=(_ β， fn =(_1)1，(^η-ΐί〇-Ρη-1ίΐ) ·· ίπ-(-ΐ)η+1ρη.,ψ(ιηοϋχ^ f〇 = ^» f,=T 此處，如數57所示’尤其係自除法過程中所得之商多項式 kn而逐次導入pn及qn ’藉此該等多項式滿足簡單之關係， 158417.doc •99· 201229762 故而可以f〇、f丨、pn.丨、及qn丨表示fn。因此，若設ί〇=χγ、 1=ψ(χ)而作成Χγ之疊合式，則反覆之停止條件變成deg fn· deg pn-丨=S〇(mod p)。關於滿足該停止條件之η，若deg fn+deg pn]<Y則可設^x)=fn、ν(χ)=ρη^。 由於γ=ε+1，故例如於錯誤4之計算中反覆次數亦為4次 之程度便可。關於該點，於使用歐幾裏得疊代法之情形時 運算電路之規模增大，但計算次數與徵候群轉換法相比可 顯著減少。 以下，針對具體之電路構成進行說明，而與徵候群轉換 法差異較大之方面則於下文敍述。 <徵候群生成部之電路構成> 其次’作為徵候群生成部2〇4之電路構成例，對總括地 求出徵候群S之成分要素之運算電路進行說明。以下，將 該運算電路稱為「徵候群成分要素生成電路」。 徵候群成分要素生成電路係根據數5 7所示之關係式而構 成。 [數 57] Ρ·1 ρ-1 H j=l si j=l j=l 圖64中（A)係徵候群成分要素生成電路之方塊圖，圖μ 中（B)係控制徵候群成分要素生成電 < 脈 cki(i=0~s+l)、clj(j = l 〜p-l)之時序圖。 如圖64中（A)所示，徵候群成分要素生成電路包含 158417.doc •100· 201229762 「Ro(l〜p-l)」暫存部、「（jy(j = 1 t〇 p 」電路區塊、「X Zp」電路區塊、「h bit AD mod p」電路區塊、「Rgstr」暫 存器、及「Ri(0〜ε)」暫存部β 自p-adic單元陣列讀出之資料丫係作為初始設定而儲存 於「Ro(ltl)」暫存器。自「⑴i(j = 1 t。p l)」電路區塊 產生⑴1。該等「Ro(l〜p-D」暫存器及「⑴勺=1 t〇 pl)」 電路區塊係藉由時脈4而同步，控制為輸出γ之成分^之 同時輸出⑴*。該等積Gyyj係由「χ Zp」電路區塊生成， 與時脈Clj(j = 1〜Μ)同步，藉自「h bit AD mod p」電路區 塊及「RgStf」暫存器之迴路而不斷進行加算，作成徵候群 成分Si。將所得之&於時脈cki+i儲存於「Ri(〇〜s)」暫存器 之第i個暫存器。於時脈咖之i=〇虛 υ ε處理該過程，獲得所有 徵候群成分而儲存於「Ri(0〜e)」暫存部。 以下’對歐幾裏得疊代法處理部2〇^電路構成 說明。 首先，對求出fn=knfn+1+fn+2之計算 异之kn的電路進行說 明。以下，將該電路稱為rkn」電路區塊。 「…電路區塊係根據數58所示之關係式。 [數 58] fn = knfn+l +fn+2 fn = a(n)〇 + a(n)丨X + Λ + a(»)jiXH + a(n)jXj kn = b(n)〇 +b(n)ix b^Ua^VbM, , b^〇=(a(n)H_b(n)ia(n+1)j_2)/a(n+i)^ 「kn」電路區塊使用數58所示之 之係數求出未知之係數。再者，、之關係而自既知 <之多項式為丨次，計算 158417.doc -101- 201229762 過程中即便最高次之係數為〇時係數亦為〇，而逐次推進計 算之次序。此時〇之逆元為〇 ’係數間之關係式始終成立。 圖65係表示「kn」電路區塊之電路記號之圖，圖66係 「kn」電路區塊之方塊圖。 如圖65所示’「kn」電路區塊輸入a(n)m i及a(n)m，輸出 、a(n+1)m.2、b⑷, '及 b⑷〇。 「kn」電路區塊包含3個「X zp」電路區塊<1>、<2>、 <3>、2個「h bit AD mod ρ」電路區塊 <i>、<2>、「j·1 dec」電路區塊、xn〇R閘極G1、及〇R閘極G2。 「X Zp」電路區塊<ι>利用進行積運算。 該結果b⑷丨a(n+1V2經由反相器IV1而輸出至「h bit AD mod P」電路區塊<1>。 「h bit AD mod ρ」電路區塊<ι>輸入反相器IVi之輸出 及「1」，獲得b(n)ia(n+丨)m.2之補數。 「hbitADmodp」電路區塊 <2> 輸入「hbitADmodp」 電路區塊<1>之輸出及a%·〗，並將其結果a⑷ b(n)ia(n+1)m.2輸出至「χΖρ」電路區塊<2>。 「j1 dec」電路區塊輸入a(n+i)mi，並將其逆元 輸出至「XZp」電路區塊<2>及<3>。 XZp」電路區塊<2>利用「hbitADmodp」電路區塊 <2>之輸出a(n)m-丨-b⑷ia(n+丨)m_2及「j-丨 dec」電路區塊之輸出 (a(n ηπι-ι) 1而進行積運算，獲得其結果以⑷。。 「ΧΖρ」電路區塊<3>利用及電路區塊之 輸出（’η+'-Ο·1進行積運算，獲得作為「kn」電路區塊之 158417.doc 201229762 輸出的。 XNOR電路G1輸入「χ Zd I雷攸rs* la 八乙P」1：路區塊<2>之輸出bl(、及 「X ZP」電路區塊<3>之輸出b(n)i。又，〇R電路⑺輪0入 XNOR電路之輸出及以。該情形時，〇r電路〇之輸出變 成「kn」電路區塊之輸出b⑷0。 繼而，對求afn=knfn+1+fn+2之計算之u的電路進行說 明。以下，將該電路稱為「fn」電路區塊。 「fn」電路區塊係根據數59所示之關係式而構成。 [數 59] fn =knfn+l +f„+2

fn+2=f„-knfn+, > kn=b(n)〇+b(n)lX fn+2 =fn-(b(n)0fn+1+b(nWn+1) a(n+2l =a(n)m 「fn」電路區塊使用數59所示之係數間之關係而自既知 之係數求出未知之係數。再者，利用業已獲得之匕之多項 式之係數。 圖67係表示「fn」電路區塊之電路記號之圖圖“係 「fn」電路區塊之方塊圖。 fn」電路區塊如圖67所示輸入a(n+i) i、a(n+i) m· 1 a m x a( )m、b/n)!、及 b(n)〇，輸出 a(n+2)m。 「fn」電路區塊包含2個「X Zp」電路區塊d〉、<2>、3個 「h bit AD mod p」電路區塊<1>、<2>、及<3〉。 「X Zp」電路區塊<1>利用a(n+l)mi及yn)】進行積運算， 並將該結果輸出至「h bit AD mod p」電路區 塊 <1> 〇 158417.doc •103· 201229762 X Zp」電路區塊<2>利用a(n+1)m及b(n)〇進行積運算，並 將該結果b(n)〇a(n+1)m輸出至「h bit AD mod p」電路區塊 <1>。 「hbitADmodp」電路區塊<1>輸入「χζρ」電路區塊 <1〉之輸出b⑷丨a(n+i)m.i及「X Zp」電路區塊<2>之輸出 b( )〇a(n "出。該「h bit AD mod p」電路區塊<1>之輸出經由 反相器IV1而輸入至「h bit AD mod p」電路區塊<2>。 「h bit AD mod p」電路區塊<2>輸入反相器jV1之輸出 及「1」，獲得（b(n)c)a(n+1)m+b⑷丨a㈣)m_i)之補數。

「h bit AD mod pj 電路區塊<3>輸入a(n>m及 rh bit AD mod p」電路區塊<2>之輸出，而獲得作為該「化」電路區 塊之輸出的a(n+2)m。 繼而，對求出pn=kn^pnl+pn·2之計算之Pn2的電路進行說 明。以下’將該電路稱為「pn」電路區塊。 「Pn」電路區塊係根據數6〇所示之關係式而構成。 [數 60] P-=kn-lP„-,+Pn_2

Pn = a(n)〇 + a(n)ix + Λ + a^j-ix·1"1 + a(n)jxj kn =b(n)〇+b(n),x

Pn+i = (b(n)〇pn +b(n)ixpn)+pn_, a(n+,)m =(b(")〇a(n)m +b(n\a(n)m-,)+a(n-,l pn」電路區塊使用數60所示之係數間之關係而自既知 之係數求出未知之係數。再者，利用業已獲得之h之多項 式之係數。 圖69係表示「pn」電路區塊之電路記號之圖，圖係 158417.doc

S •104- 201229762 「pn」電路區塊之方塊圖β 如圖69所示，「ρη」電路區塊輸入a(n)m_i、a(n)m、及a(n-i)m， 輸出 a(n+1)m。 如圖70所示’「pn」電路區塊包含2個「χ zp」電路區塊 〈卜、<2>、2個「h bit AD mod p」電路區塊<1>、及<2>。 . 「X Zp」電路區塊<1>利用進行積運算，並 將該結果b(n)ia(n)m-i輸出至「h bit AD mod p」電路區塊 <1> ° 「X Zp」電路區塊<2>利用/、及匕⑷。進行積運算，並 將該結果b(n)〇a(n)m輸出至「h bit AD mod p」電路區塊 <1> 〇 「h bit AD mod p」電路區塊 <〗>輸入rXZp」電路區塊 <1〉之輸出Μ10"11、]及r Χ Ζρ」電路區塊<2>之輸出 b(n)〇a(n)m’ 並將b(n)〇a(n)m+b(n)ia⑷mi輸出至「h bk AD m〇d P」電路區塊<1>。 「h bit AD mod p」電路區塊<2>輸入a(n-丨、及「h吣AD m〇d P」電路區塊<1>之輸出b⑷〇a⑷⑻m i，而獲得作為 「pn」電路區塊之輸出的。 • 繼而，對fn=knfn+1+fn+2之計算電路進行說明。以下，將 該電路稱為「fn=knfn+i + fn+2」電路區塊。 圖71係表示「fn=knfn+i+fn+2」電路區塊之電路記號之 圖’圖72係「fn=knfn+1+fn+2」電路區塊之方塊圖。 「fn=knfn+1+fn+2」電路區塊如圖71所示輸入匕之係數 a〇〜air、及fn+1之係數，輸出fn+2之係數c〇〜^、及h之係 158417.doc 201229762 數β〇〜βΐ。 計算係以f〇 = XY、f1=^(X)而開始，故fn之最大次數為丫， fW2之最大次數於kn為1之情形時亦為γ。因此， fn~knfn+1 + fn+2」電路區塊如圖72所示包含γ+Hgj「kn」電 路區塊<1>〜<γ+1>、及7+1個rfn」電路區塊〜 而作為a(n+1) — knj電路區塊少分別將「〇」、a〇、b。、及^建立關聯 。 、a( :1、a(n 1)m“、及&⑷m，且分別將 β(。)。、及 β(<))ΐ建立關聯而作為b⑷〇、及b⑷，。 、及a2建立關聯而 且分別將p(1)G、及 kn」電路區塊<2>分別將b(>、〜、 作為 a(n+1)m ,、a(n) ,、a("+i) 、Β ⑷ m.2 Λ m-l、a m-1、及 a、n’m， β(1)ι建立關聯而作為^、、及b(n)i。 「之後，對於「knj電路區塊<3>〜<γ+1>而言，亦為與 「kn」電路區塊〈卜及<2>相同之輸入輸出。 「kn」電路區塊〇〜<γ+1>之輸出p(m)〇及p(m)i 〜丫）分 /、i由deg(b】’ b2 ’…’ bY)=m所控制之控制開關sw而自 「fn=knfn+1 + fn+2」電路區塊作為^及^輸出。又該&及㈨ 亦利用為「fn」電路區塊〜〈沙之輸人。此處，心⑽ 表不fn+丨之次數判別電路輸出。 fn」電 為 a(n+1)m ，、 m ·] a(n+2) 0 m 路區塊<1>分別輸入Γ a(n+1)m、a⑷„、b(n)0、 0」、bo、a。、β。、及爲！作 及V、，且輸出c〇作為 「fn」 a(n+i) m-l a(n+2) 0 m 電路區塊<2>分別輸 a(n+1)m、a(n)m、b(n)。、 1、b丨、a,、β0、及0,作為 及b(n)i，且輸出Cl作為 J584l7.doc s •106· 201229762 之後’對於「fn」電路區塊<3>〜<γ+1>而言，亦為與 「fnj電路區塊<1>及<2>相同之輸入輸出。 「fn」電路區塊〈卜〜”+卜之輸出變成作為 「fn-knfn+1+fn+2」電路區塊之輸出的。 繼而，對Pn+^knPn + Pd之計算電路進行說明。以下，將 該電路稱為「Pn+fknPn + Pn.i」電路區塊。 圖73係表示「Pn+1=knPn+pni」電路區塊之電路記號之 圖，圖74係「pn+fknpn + pn-〗」電路區塊之方塊圖。 「Pn+l=knpn + pn·丨」電路區塊如圖73所示輸入、之係數 β〇、βι、ρη-ι之係數a〇~aY_丨、及Pn之係數b〇〜by•丨，輸出之 係數C〇〜Cy.J。 计算係於Ρ-1=0、ρ0=1而開始，m〇d χγ中利用ρη+ι，故Pn” 之最大次數為γ-l。因此，「Pn+1=knPn+Pn i」電路區塊包含丫 個「ρη」電路區塊<1>〜<γ>。 「ρη」電路區塊<1>分別輸入「〇」、b〇 ' a〇、ρ〇、丨作 為a(n)m.i、a(n)m、、b(n)〇、及匕⑷丨，且輸出c〇作為 a(n+1)m 〇 ‘ 「pn」電路區塊<2>分別輸入b〇、bi、a!、β〇、及β〗作為 a m-i、a( )m、a(n "m、b(n)〇、及 1)(%，且輸出 Ci 作為 之後，對於「pn」電路區塊<3>〜<γ>而言，亦為與 ρη」電路區塊<1>及<2>相同之輸入輸出。 「ρη」電路區塊<1>~<γ>之輸出變成作為 Pn+1-knpn + pn_i」電路區塊之輸出的C〇〜Ογ·ι。 158417.doc •107- 201229762 繼而，對藉由0至n為止之反覆計算而求出fn及pn.丨之計算 電路進行說明。 圖75係求出fn之計算電路，圖％係求出pn丨之計算電路。 求出fn之計算電路如圖75所示除了包含 fn knfnq+fn+2」電路區塊以外，還包含3個「^(γ+ι)」暫 存部 〜<3>。「h(Y+1)」暫存部<1>〜<3>分別包含γ+1個h ，元之鎖存。rh(Y+1)」冑存部〈卜〜<3>中無對應輸入時設 定為〇」匕之3十算係藉由「fn=knfn+1+fn+2」電路區塊及 設於其周邊之3個「h_)」暫存部<1>〜<3>，對資料進行 巡迴傳送而推進。 求出Pn+1之計算電路如圖76所示除了包含「pn+i=knPn+{^」 電路區塊以外，還包含暫存部<1〉〜<3>。、」暫存 部<1>〜<3>分別包含_位元之鎖存。「財」暫存部 <广<3>於無對應輸入時設定為「〇」”…之計算係藉由 Pw—電路區塊及設於其周邊之3個 #<1>〜<3> ’對資料進行巡迴傳送而推進。 UPn-!之計算於時脈〇1之每個循環進行，且該時脈 循環㈣起之數係與歐幾裏得疊代法^對應 於 持Pnl。 中保持fn，於「4」暫存部<1>17保 於最初之時脈循環Cl0中，r 「hY」暫存部〈卜〜<3>暫存器 76所示之初始值。 h(7+l)J暫存部<1>〜<3>、及 中分別設定有如圖75、及圖 即 於求出fn之電路 中’分別係於「ΐ!(γ+1)」暫存部少 1584I7.doc

S -108- 201229762

备推進時脈循環時，開 保持於對應的暫存部。

藉由以上，「h(Y+l)」暫存部<1；>、「 Ιιγ」暫存部<1>中可 電路中，於「Ιιγ」暫存部<1> 暫存部<3>中設定ρ〇=「1」。之 開始Cln循環時將fn及Pn“分別 分別獲得所需之結果之多項式之係數。 將該等係數輸入至第！哈塞微分多項式生成部2〇7、第2 哈塞微分多項式生成部2〇8，藉此可求出哈塞微分多項式 之根及多重度。 為求出圖75及圖76所示之信號"STOP、即歐幾裏得疊代 法之停止條件’需要判別計算之結果之多項式之次數。因 此’對自所得之fn或Pn-l之係數aj(j=0〜γ)而將次數二進制表 示之電路進行說明。以下，將該電路稱為「DEG」電路區 塊。 圖77係表示「DEG」電路區塊之電路記號之圖，圖78係 「DEG」電路區塊之方塊圖。 「DEG」電路區塊如圖77所示輸入ai〜’輸出次數之二 進制表示bQ〜bw。 「DEG」電路區塊如圖78所示包含「h bit reg.」暫存器 I58417.doc -109· 201229762 <1>〜<γ>、OR 閘極 G〇<l>〜<γ>、ΟΚΟΧγ.!〉、及「A t0 deg DEC.」電路區塊。 h bit」暫存器中保持有分別表示丫次之多項式之係數 位元之二進制資料。表示該等係數al〜a(y2h位元之 二進制資料分別輸入至OR閘極G〇<i >〜<Ύ> 〇 於OR閘極G0<n>(n=l〜γ)中，輸入有表示〜之恤元之二 進制資料。OR閘極G0<l>Man=0時輸出「〇」，於^邦時輸 出「1」。即，OR閘極〇0<11>判別an為〇抑或〇以外。 OR閘極Gl<m>(m=l〜γ-l)中輸入有〇R閘極G0<m>〜<Y>。 並且，OR閘極G1<1>〜<γ-1>之輸出分別變成A丨〜Ay」。 又，OR閘極Ο0<γ>之輸出直接為Αγ。該等八广心係輸入至 「A to deg DEC.」電路區塊。 「A to deg DEC.」電路區塊係實現圖78中以T1表示之 ΑπΑγ與次數之二進制表示之對應關係的解碼器電路。 Aj(j = l〜γ)之「1」之總和係對應於次數之二進制表示。 「A to deg DEC·」根據圖78中Τ1所示之對應表，自 Α^Αγ而獲得作為「DEC」電路區塊之輸出的b〇〜bH。再 者’次數γ為p以下，故可以h位元表示。 最後’對自歐幾裏得疊代法所得之仏及叩」，判定是否 滿足李度量碼之關鍵條件而停止反覆、且滿足可錯誤校正 條件的電路進行說明。 圖79係生成歐幾裏得疊代法之停止條件之判定、即信號/ ISTOP之電路的方塊圖。 該電路包含2個「DEG」電路區塊cp、<2>、2個「h 158417.doc •110- 201229762 AD mod p」電路區塊<1〉、<>、及含有複數個邏輯閘極 之部分電路U1。 「DEG」電路區塊<1>輸入fn作為ai〜a^，輸出作為^之一 進制表示的deg fn作為b〇〜bh·】。該deg fn輸入至r h Mt AD mod p」電路區塊<2>。 「DEG」電路區塊<2>輸入pw作為ai〜aY，輸出作為pn_i之 二進制表示的deg pH作為bo-bw。該deg pn小經由反相器IV1 而輸入至「h bit AD mod p」電路區塊<ι>。 「h bit AD mod p」電路區塊<!>自經由反相器IV1所輸 入之deg Ρη·α「1」而獲得deg pni之補數。該_ pH之補 數輸出至「h bit AD mod p」電路區塊<2>。 歐幾裏得疊代法之停止條件為deg fn_deg Pn iSSQ(m〇d P) ’故「h bit AD mod p」電路區塊<2>中輸入deg匕及心经

Ph之補數，獲得deg fn-deg Pn·,作為Zp之數。為對應二進 制表示之每個位元而與進行比較，將該結果輸出至部分 電路U1。 T分電路m為對應每一位元而比較deg fn_deg Pn i與s〇，取 得每一位元之互斥或。於所有位元（deg fn deg & iWj=〇〜h l) 與（S〇)j—致之情形時，部分電路m輸出「〇」作為信號/ ISTOP 〇 gp , ^if ^/ISTOP^ ^(deg fn.deg pn.1)0(+)(S〇)〇v···v (deg f„-deg pn-i)m(+)(S〇)mv*v (deg fn-deg pn.1)h.1(+)(S〇)h-i ° 以上，部分電路U1實現degfn_degpn•丨與s〇是否一致e 圖8〇係判定歐幾裏得疊代法之成功條件之電路的方塊 圖0 158417.doc -111- 201229762 該電路包含NAND閘極G1、「h bit AD mod ρ」電路區 塊、下述「h bit 」電路區塊、及NOR閘極G2。 NAND閘極G1係於歐幾裏得疊代法不滿足停止條件而停 止之情形時設置。當fn之次數為1、fn+丨之次數為〇、信號/ ISTOP之逆邏輯之信號/IST〇pn為1時，即以（deg fn=l)A(deg fn+1=〇)A(/iSTOPn=l)為條件，NAND 閘極 G1 輸 出「1」作為信號Ifai卜 根據deg fn+deg ，判斷與歐幾裏得疊代法停止之 時間點是否可進行錯誤校正。 因此’向「h bit AD mod ρ」電路區塊輸入deg fn及deg ρ"， 求出該等和deg fn+deg pn·,。該和deg fn+deg pn.!被輸出至 「h bit 」電路區塊。 「h bit γ $」電路區塊係判定輸入是否為γ以上之電路。 「h bit γ$」電路區塊與自「h bit AD mod ρ」電路區塊輸 入之deg fn+deg pn.丨為γ以上之情形時輸出「1」作為信號 gty。 再者，雖省略該「h bti γ $」電路區塊之詳細說明，但 可與圖40所示之「h bit AD mod ρ」電路區塊之PF0生成部 U1同樣地構成。 OR閘極G2輸入NAND閘極G1之輸出Ifail或「h bit γ$」 電路區塊之輸出gtY ’與Ifailvgty之情形時輸出表示無法藉 由歐幾裏得疊代法進行錯誤校正之NG信號。 <總結> 以上，與第2實施形態中，對於錯誤校正使用歐幾裏得

158417.doc -112- S 201229762 ；L代法之p ache · NAND快閃記憶體，一面例示其具體構 成一面進行說明。 根據第2實細*形態，與第1實施形態同樣地，即便於對p_ .單元之資料寫入、對p_adic單元之資料讀出等之位準 設定寬鬆之情形日夺，亦可藉由強力之錯誤校正能力而確保 資料了靠}生又，與第1實施形態相比，可實現高速之錯 誤校正處理。 [其他] 雖然已描述了某些實施例，但這些實施例僅以實例方式 呈現，且並非旨在限制本發明的範圍。實際上，本文所述 之新穎方法及系統可以多種其他形式實施：此外，在不背 離本發明之精神下’可對本文所述之方法及系統的形式作 出各種省略、取代及改變。意欲隨附申請專利範圍及其相 等物涵蓋該等形式或修改，如同屬於本發明之範嘴及精神 一般。 【圖式簡單說明】 圖1係表示第1實施形態之記憶體系統之p_adic單元之位 準數與資料儲存效率等之關係的表。 圖2係本實施形態之記憶體系統之概念圖。 圖3係對本實施形態之記憶體系統之資料介面之概要進 行說明的圖。 圖4係對本貫施形態之記憶體系統之資料傳送之次序進 行說明的圖。 圖5係對本實施形態之記憶體系統之各扇區之寫入處理 15B417.doc •113- 201229762 進行說明的圖^ 圖6係對本實施形態之δ己憶體系統之Α后 分屬區之讀出處理 進行說明的圖。 圖7係對本實施形態之記憶體系統之右ΒΡ μ π隈體Zp(p=l7)對 於p-adic單元之數量比例進行說明的圖。 圖8係對本實施形態之記憶體系統之窝Α ， 1 ν /躓出方法進行 說明之圖。 圖9係對本實施形態之記憶體系統之穹入b 士 〜雨入/讀出時之字元 線位準之轉換與資料傳送時序進行說明的圖。 圖10係對本實施形態之記憶體系統之17進數之轉換電路 之構成進行說明的圖。 圖11(A)、（B)係本實施形態之記憶體系統之1個步驟之 17進數之轉換電路（「Xtop」電路區塊）之方塊圖。 圖12係本實施形態之記憶體系統之「X t〇 p」電路區塊 之方塊圖。 圖13係表示本實施形態之記憶體系統之r X t〇 p」電路 區塊之電路記號的圖。 圖14係表示求出本實施形態之記憶體系統之2{)之要素的 運算電路元件（「6 bit mod 17」電路區塊）之電路記號的 圖。 圖I5係本實施形態之記憶體系統之「6 bit mod 17」電 路區塊之方塊圖。 圖16係表示本實施形態之記憶體系統之17進數之轉換核 心（「P-adic」電路區塊）之電路記號的圖。 158417.doc

•114· S 201229762 圖17係本實施形態之記憶體系統之「p_adic」電路區塊 之方塊圖β 圖18係本實施形態之記憶體系統之17進數之轉換電路之 方塊圖。 圖19係本實施形態之記憶體系統之「D-r」暫存器之電 路圖。 圖2 0係對本實施形態之記憶體系統之17進數之轉換電路 進行控制的時序信號之時序圖。 圖21係對本實施形態之記憶體系統之25進數之轉換電路 之構成進行說明的圖。 圖22(A)、（B)係本實施形態之記憶體系統之1個步驟之25 進數之轉換電路（「a to X」電路區塊）之方塊圖。 圖23係本實施形態之記憶體系統之「a to X」電路區塊 之方塊圖。 圖24係表示本實施形態之記憶體系統之「a to X」電路 區塊之電路記號的圖。 圖25係表示求出本實施形態之記憶體系統之二進制之要 素的運算電路元件（「6 bit add 17」電路區塊）之電路記號 的圖。 圖26係本實施形態之記憶體系統之「6 bit add 17」電路 區塊之方塊圖。 圖27係本實施形態之記憶體系統之共通化之1個步驟之 25進數之轉換電路區塊（「p to X」電路區塊）的方塊圖。 圖2 8表示本實施形態之記憶體系統之「p to X」電路區 158417.doc .115- 201229762 塊之電路記號的圖。 圖29係表示本實施形態之記憶體系統之25進數之轉換電 路核心（「binary」電路區塊）之電路記號的圖。 圖30係本實施形態之記憶體系統之「binary」電路區塊 之方塊圖。 圖31係本實施形態之記憶體系統之25進數之轉換電路之 方塊圖。 圖32係本實施形態之記憶體系統之「A-r」暫存器之電 路圖。 圖33係本實施形態之記憶體系統之方塊圖。 圖3 4係本實施形態之記憶體系統之編碼之流程圖。 圖35係本實施形態之記憶體系統之解崎之流程圖。 圖36係本實施形態之記憶體系統之解竭之流程圖。 圖37係表示求出本實施形態之記憶體系統之❹之要素之 積的乘法電路（「XZp」電路區塊）之電路記號的圖。 圖38(A)-(C)係本實施形態之記憶體系統之「XZpj電路 區塊之方塊圖。 圖39係表示求出本實施形態之記憶體系統之&之要素之 和的運算電路元件（「5 bit AD m〇d 17」電路區塊）之電路 5己^^的圖。 圖4〇係本實施形態之記憶體系統之「5 bh ADm〇d 17」 電路區塊之電路圖。 圖“(A)、(B)係求出本實施形態之記憶體系統之記憶體 所儲存之代碼成分的電路之方塊圖。 158417.doc

S -116- 201229762 圖42係表示求出本實施形態之記憶體系統之&之要素之 冪的電路（「Xk-times」電路區塊）之電路記號之圖。 圖43係本實施形態之記憶體系統之「X k_timesj電路區 塊之方塊圖。 . 圖44(A)、（B)係求出本實施形態之記憶體系統之徵候群 之電路的方塊圖。 圖45係求出本實施形態之記憶體系統之徵候群之電路的 方塊圖。 圖46係求出本實施形態之記憶體系統之徵候群之電路的 方塊圖。 圖47係表示求出本實施形態之記憶體系統之⑪之要素之 冪的電路（「（j)i(j = l to 16)」電路區塊）之電路記號的圖。 圖48(A)、（B)係本實施形態之記憶體系統之「= i化 16)」電路區塊之方塊圖。 圖49係求出本實施形態之記憶體系統之錯誤位置檢索多 項式之電路的方塊圖。 圖50(A)、（B)係求出本實施形態之記憶體系統之哈塞 (Hasse)微分多項式之係數之電路的方塊圖。 圖5 1係對於本實施形態之記憶體系統之Zp之各要素之各 種運异結果的表。 圖52係求出本實施形態之記憶體系統之Zp之要素間之對 應之解碼器的電路圖。 圖53(A)、（B)係求出本實施形態之記憶體系統之多項式 之解及其多噇度的電路之方塊圖。 158417.doc -117- 201229762 圖54係自本實施形態之記憶體系統之哈塞微分多項式之 根/、夕重度之對求出真之錯誤而進行代碼校正的電路之方 塊圖。 圖5 5係計算本實施形態之記憶體系統之錯碼字之李度量 之運算電路的方塊圖。 圖56係表示計算本實施形態之記憶體系統之李度量之運 算電路元件（「5 bit LM 17」電路區塊）之電路記號的圖。 圖57係本實施形態之記憶體系統之「5 bit LM η」電路 區塊之方塊圖。 圖58係表示構成自本實施形態之記憶體系統之c==Ag求 出AWG·1之計算電路的單元（「c(m·、」電路區塊）之電路 記號的圖。 圖59係本實施形態之記憶體系統之Γ 」電路區塊 之方塊圖。 圖60係表示構成自本實施形態之記憶體系統之c=ag求 出AsCG·1之計算電路的單元（「am」電路區塊）之電路記號 的圖。 圖61係本實施形態之記憶體系統之「、」電路區塊之方 塊圖。 圖62(A)、（B)係自本實施形態之記憶體系統之C=AG求 出CcCG·1之計算電路之方塊圖。 圖63係第2實施形態之記憶體系統之方塊圖。 圖6 4 (A )、（ B)係求出本實施形態之記憶體系統之徵候群 之成分要素的電路之方塊圖。

158417.doc -118· S 201229762 圖65係表示本實施形態之記憶體系統之歐幾裏得疊代法 所使用之電路（「kn」電路區塊）之電路記號的圖。 圖6 6係本貫施形態之§己憶體系統之「kn」電路區塊之方 塊圖。 圖67係表示本實施形態之記憶體系統之歐幾裏得疊代法 中使用之電路（「fn」電路區塊）之電路記號的圖。 圖68係本實施形態之記憶體系統之「fn」電路區塊之方 塊圖。 圖69係表示本實施形態之記憶體系統之歐幾裏得疊代法 中使用之電路（「pn」電路區塊）之電路記號的圖。 圖70係本實施形態之記憶體系統之「pn」電路區塊之方 塊圖。 圖71係表示本實施形態之記憶體系統之歐幾裏得疊代法 中使用之電路（「fn=knfn+1+fn+2」電路區塊）之電路記號的圖。 圖72係本實施形態之記憶體系統之r fn=knfn+i+fn+2」電 路區塊之方塊圖。 圖7 3係表不本貫施形態之§己憶體系統之歐幾裏得疊代法 中使用之電路（「pn+1=knpn+pn-l」電路區塊）之電路記號的圖。 圖74係本實施形態之記憶體系統之「Pn+i=knPn+pn i」電路 區塊之方塊圖。 圖75係本實施形態之記憶體系統之歐幾裏得疊代法中使 用之電路的方塊圖。 圖76係本實施形態之記憶體系統之歐幾裏得疊代法中使 用之電路的方塊圖。 158417.doc • 119- 201229762 圖77係表示本實施形態之記憶體系統之歐幾裏得疊代法 中使用之電路（r DEG」電路區塊）之電路記號的圖。 圖78係本實施形態之記憶體系統之「DEG j電路區塊之 方塊圖。 圖79係判定本實施形態之記憶體系統之歐幾裏得疊代法 之停止條件之電路的方塊圖。 圖80係判定本實施形態之記憶體系統之歐幾裏得疊代法 之成功條件之電路的方塊圖。 【主要元件符號說明】 101 17進數轉換部 102 編碼部 103 p-adic單元快閃記憶體 104 徵候群生成部 105 錯誤位置檢索多項式生成部 106 哈塞微分多項式生成部 107 錯誤量算出部 108 代碼復原部 109 解碼部 110 25進數轉換部 201 編碼部 202 p-adic單元記憶體部 203 錯誤檢測·校正部 204 錯誤檢測·校正部 205 錯誤檢測·校正部

158417.doc -120- S 201229762 206 錯誤檢測·校正部 207 解碼部 301 2h進數轉換部 BL 位元線 ck、cl、elk 時脈 FA1 〜FA7 全加算器 FF 正反器 G1~G3 閘極 HA1 〜HA3 半加算器 IV1 反相器 PFO 進位 QN1-QN6 NMOS電晶體 QP1〜QP6 PMOS電晶體 SO〜S22 步驟 SW1-SW3 控制開關 sa 感測放大器 t-SA 感測放大部 U1 第1部分電路 U2 第2部分電路 U3 第3部分電路 WL 字元線 -121 - 158417.doc

Claims (1)

1. 201229762 七、申請專利範園： 】· 一種記憶體系統，其特徵在於包括： 單元陣列其包含字元線、及由上述字元線選擇且以 不同之複數個物理量位準儲#資料之複數個記憶體 元； 暫存器，其保持自外部輸入之第1資料；及 資料轉換部，其將保持於上述暫存器之第1資料轉換 為第2資料，將該第2資料覆寫至上述暫存器之保持第1 資料的區域，進而將保持於上述暫存器之第2資料轉換 為記錄於上述記憶體單元之第3資料，並將該第3資料覆 寫至上述暫存器之保持第2資料的區域。 2. 如叻求項1之δ己憶體系統’其包括資料寫入部，該資料 2入。Ρ、，&由上述字％線而將分別遷移至上述複數個物理 量位準的複數個寫入電壓供給至上述記憶體單元； 上述資料寫入部對由上述字元線選擇之複數個記憶體 單元寫入資料時’係一面自最低之上述寫入電壓至最高 之上述寫人電壓為止階段性變化，—面將所有上述寫入 電壓連續地供給至上述字元線。 3. =。月求項i之s己憶體系統，其包括資料讀出部，該資料 讀出卩，.，二由上述字元線將分別偵測上述記憶體單元之複 數個物理量位準之複數個讀出電壓供給至上述記憶體單 元； 上述資料讀出部自由上述字元線選擇之複數個記憶體 皁凡中讀出資料時’ 一面自最低之上述讀出電壓至最高 158417.doc 201229762 之上述讀出電壓為止、或者自最高之上述讀出電壓至最 低之上述讀出電壓為止階段性地變化，一面將所有上述 讀出電壓連續地供給至上述字元線。 4·如請求項1之記憶體系統，其中上述第a料為二進制資 上述第2資料為p進數資料（p為質數） 上述第3資料為李度量碼 5·如請求们之記憶體系統’其包括錯誤校正部，該錯誤 校正部對自上述記憶體單元所讀出之第4資料，校正該 第4資料所含之錯誤，而復原上述第3資料。 6_如請求項5之記憶體系統，其中上述錯誤校正部包含： 徵候群生成部，其自上述第4資料生成徵候群； 錯誤位置檢索多項式生成部，立自 誤位置檢^項式； ，、自上錢候群生成錯 錯誤量算出部’其自根及多重度算出錯誤量及 =二部，其基於上述錯誤量而自上述第*資料復 席上述第3資料。 7·如請求項5之記憶㈣統，其中上述錯誤校正部包含： 徵候群生成部，其自上述第4資料生成徵候群； 誤: = 索多項式生成部，其自上述徵候群生成錯 誤位置檢索多項式；及 代瑪復原部，其利用上述錯誤位置檢 歐幾裒jSjB, ’、多項式’藉由 ^戎襄传疊代法而自根及 述&嗶度异出錯誕量，並基於上 达錯誤量而自上述第4資料復 158417.doc 201229762 8· 一種記憶體系統，其特徵在於包括： 单70陣列，其包含字元線、及由上述字元線選擇且以 不同之複數個物理量位準健#資料的複數個記憶體單 元； 暫存器’其保持自外部所輸入之第i資料；以及 資料轉換部，其將保持於上述暫存器之第^料轉換 f第2資料’將該第2資料覆寫至上述暫存器之保持第卫 資料的區域，進而胳姓_ «fcAw , ,., . 進而將保持於上述暫存器之第2資料轉換 為記錄於上述記憶體單元之第3資料，並將該第3資料覆 寫至上述暫存器之保持第2資料的區域； :述暫存器保持基於自上述記憶體單元所讀出之第4 資料而經復原之上述第3資料， =料轉換部將保持於上述暫存器之第3資料轉換 2述第"料’將該第2資料覆寫至上述暫存器之保持 第3資料的區域，逸而极 ’、寺 換為向外部輸出之上述第】資 帛2資科轉 上㈣h 乐貧枓並將该第1資料覆寫至 上述暫存Is之保持第2資料的區域。 9·如請求項8之記憶體系統，其中上述第1 定位疋之傳送單位而保持於上述暫存器；’、匕3、 上述資料轉換部以包含 ° ’ 述第1笛m 而執行 述第1〜第3資料之轉換處理； 特定之上述傳送單位< — 進行轉換處理，上述^推 特疋之處理單位而 上述特定之處理單= 位之其他部分係以與 同的其他處理單位而進行轉換處 158417.doc 201229762 理。 月求項8之δ己憶體系統，其包括資料寫入部，該資料 寫入部会坐rja L· 'X' 日 上述予70線而將分別遷移為上述複數個物理 里4準之複數個寫入電壓供給至上述記憶體單元； 上述資料寫入部對由上述字元線選擇之複數個記憶體 兀寫入資料時’係一面自最低之上述寫入電壓至最高 =述寫入電壓為止階段性變化，一面將所有上述寫入 塱連續地供給至上述字元線。 接項S己憶體系統，其包括資料讀出部，該資料 數伽2丄由上述子兀線將分別偵測上述記憶體單元之複 元； 干”歿数個凟出電壓供給至上述記憶體單 上述資料讀出部自由上述字元蝮 單元讀出資料時，传一面自：低^擇之複數個記憶體 .之卜、十、 係面自最低之上述讀出電壓至最高 低之卜& 者自最问之上述讀出.電壓至最 ^ 述讀出電壓為止階段性地變化，— 讀出電遷連續地供給至上述字元線。 “有上述 12:請求項8之記憶體系統’其中上述第1資料為二進制資 上述第2資料為P進數資料（P為質數）； 上述第3資料為李度量碼。 13·如請求項8之記憶體系統，其包括 校正部對μ s s、校正部，該錯誤 P對上述第4資料所含之錯誤 述第3資料。 進仃扠正，而復原上 158417.doc 201229762 η·如凊求項13之記憶體线，其中上述錯誤校正部包含： 徵候群生成部，其自上述第4資料生成徵候群； 錯誤位置檢索多項式生成部，其自上述徵 誤位置檢索多項式； 风錯 錯誤量算出部’其自根及多重度算出錯誤量；及 代碼復原部’其基於上述錯誤量而自上述第4資料復 原上述第3資料。 15.如請求項14之記憶體系統，其中上述錯誤校正部包含·· 徵候群生成部’其自上述第4資料生成徵候群； 錯誤位置檢索多項式生成部，其自上述徵候群生成錯 誤位置檢索多項式；及 代碼復原部，其利用上述錯誤位置檢索多項式 歐幾裏得疊代法而自根及多重度算出錯誤量，並基於上 述錯誤量而自上述第4資料復原上述第3資料。土' 16· —種記憶體系統’其特徵在於包括： 單7G陣列，其包含字元線、及由上述字元線選擇且以 不同之複數個物理量位準儲存資料的複數個記憶體單 元； 暫存器’其保持自外部所輸入之第1資料；及 資料轉換部，其將保持於上述暫存器之第1資料轉換 ，為第2資料’將該第2資料覆寫至上述暫存器之保持第| 資料的區域’進而將保持於上述暫存器之第”料轉換 為記錄於上述記憶體單元之第3資料’並將該第3資料覆 寫至上述暫存器之保持第2資料的區域； 158417.doc 201229762 上述第1資料係以包含特定位元之傳送單位而保持於 上述暫存器， 上述資料轉換部以包含特定位元之處理單位而執行上 述第1〜第3資料之轉換處理，且 特疋之上述傳送單位之一部分係以特定之處理單位而 進行轉換處理，上述特定之傳送單位之其他部分係以與 上述特定之處理單位不同的其他處理單位而進行轉換處 理。 17·如請求項16之記憶體系統，其包括資料寫入部，該資料 寫入部經由上料元線而將分㈣移為上述複數個物理 量位準之複數個寫入電壓供給至上述記憶體單元； 上述資料寫入部對由上述字元線選擇之複數個記憶體 皁疋寫入資料時’係-面自最低之上述寫入電㈣高 之上述寫人電壓階段性變化，—面將所有上述寫入電壓 連續地供給至上述字元線。 A如請求項16之記憶體系統’其包括資料讀出部，該資料 讀出部經由上述字元線而將分別㈣上述記憶體單元之 複數個物理量位準之複數個讀出電壓供給至上述記憶體 單元； 。。上述資料讀出部自由上述字元線選擇之複數個記憶體 f元中讀出資料時，係一面自最低之上述讀出電壓至最 高之上述讀出電壓、或者自最高之上述讀出電壓至最低 之上述讀出電壓為止階段性變化，—面將所有上述讀出 電壓連續地供給至上述字元線。 158417.doc 201229762 19. 20. 如請求項16之記憶體系統，其中上述第i資料 資料； /為二進制 上述第2資料為p進數資料（p為質數）；且 上述第3資料為李度量碼。 如請求項16之記憶體系統，其包括錯誤校正部， 。 杈正部對自上述記憶體單元讀出之第4資料，校正該第: 資料所含之錯誤，而復原上述第3資料。 158417.doc