TW201011865A - Integration methods for carbon films in two-and three-dimensional memories and memories formed therefrom - Google Patents
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Description
201011865 六、發明說明: 【發明所屬之技術領域】 本發明係關於非揮發性記憶體,且更特定而言係關於用 於二維及三維記憶體中之碳膜整合方法,及由此等方法形 成之記憶體。 ~ 本申請案主張2008年8月13日提出申請且標題為 ‘「INTEGRATIONMETHODSFORCARBONFILMSINTWO-AND THREE-DIMENSIONAL MEMORIES AND MEMORIES O FORMED THEREFROM」之序列號為61/088,668之美國臨時 專利申請案之權益,該臨時專利申請案出於各種目的而以 全文引用之方式併入本文中。 本申請案係關於2008年8月13日提出申請且標題為 「METHODS AND APPARATUS FOR INCREASING MEMORY DENSITY USING DIODE LAYER SHARING」之美國臨時申 請案61/088,665(代理檔案號SD-MXA-292P-2),其全文出 於各種目的以引用之方式併入本文中。 ® 【先前技術】 已習知非揮發性記憶體。隨著對記憶體容量之要求增 • 加,亦不斷需要增加一記憶體器件中之記憶體單元數量。 . 然而,製造在此等記憶體器件中使用之記憶體單元仍具有 技術挑戰性°因此’需要形成在記憶體器件中使用之記憶 體單元之經改進方法。 【發明内容】 於某些實施例中,本發明提供一種形成一記憶體單元之 142568.doc 201011865 方法,其包含於-基板上面形成一第一柱,該柱包括— -引導元件及-第一記憶體元件;穿過該第一柱執行二第 一蝕刻以形成兩個第二柱,該兩個第二柱各自包括第 引導元件及一第二記憶體元件;及穿過該兩個第二 一第二蝕刻以形成四個第三柱,該四個第三柱各自勺仃 第二引導元件及一第三記憶體元件。 於某些實施例中,本發明提供一種藉由以下 單元:於—基板上面形成—第一柱,該柱包括―; 一引導讀及-第-記憶體元件;穿過該第—柱執行 -蚀刻以形成兩個第二柱’該兩個第二柱各自包第 =元件及-第二記憶體元件;&穿過該兩個第二柱執: 二=形成四個第三柱,該四個第三枉各自包括— 第一引導兀件及—第三記憶體元件。 方=某些實施例中,本發明提供—種形成—記憶體單元之 法包含:於一基板上面形成-柱,該柱包括- 記憶體元件;及穿過該柱執行多個-刻以將 :柱:割成多個第二柱,該多個第二柱各自包括一第二引 導兀件及一第二記憶體元件。 . 於某些實施例中,本發明提供— 記憶體單元:於-基板上面步驟形成之 件及一記情f y 柱,5亥柱包括一引導元 凡件;及穿過該柱執行多個蝕刻以㈣柱八 割成多個第…多個第二柱各自包括一二=; 及-第二記憶體元件。 弟一引導兀件 於某些實施例中,本發明提供-種形成-記憶體單元之 142568.doc -4 - 201011865 方法,其包含:形成-第—導體及一第二導體,形成與該 第一及第二導體串聯之一二極體;在該第一及第二導體上 方形成-記憶體元件,包含形成具有一側壁之一特徵,及 將-碳膜沈積於該特徵之該侧壁上;沿一垂直縱向平面蚀 刻該記憶體元件及該二極體以形成兩個記憶體元件及兩個 一極體,每一 §己憶體元件及每一二極體設置於每—導體上 方;及在該等記憶體元件及該等二極體上方形成一第三導 體及一第四導體。 β 力某些實施例中,本發明提供一種記憶體單元,其包含 一一極體層,及耦合至該二極體層之一圓餅切塊形記憶體 元件。該圓餅切塊形記憶體元件包含其上具有一碳膜之一 側壁。 於某些貫施例中,本發明提供複數個記憶體單元,其包 含成形為複數個徑向設置之片之一二極體層,及各自耦合 至該等二極體層片之一不同者之複數個徑向設置之圓餅切 φ 塊形記憶體元件。該等圓餅切塊形記憶體元件各自包含其 上具有一碳膜之一側壁。 【實施方式】 習知由可逆電阻切換元件形成之非揮發性記憶體。舉例 而言’ 2005年5月9曰提出申請且標題為「rewriteable MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」之序列號為i i/125,939之美國專利 申請案(下文稱「939申請案」)闡述一種可重寫非揮發性記 憶體單元,其包含與一可逆電阻切換材料(諸如一金屬氧 142568.doc 201011865 化物或金屬氮化物)串聯輕 出—以全文引用之;:併:::中該專利申請案 石反膜(例如’由石墨碳、 非石墨妷、石墨烯、 晶碳等製成之膜)可展示出 ‘ μ 此等膜成為整合於一二唯 而使得 疋向及厚度可影響—雄胺 联 又j景j石反膜之切換特性。舉例而言,“一 碳膜之碳兀鍵之長度(例如, 田/〇 于行於β亥臈之平面)發生值導 時,可觀察到切換。 得导 如在圖1Α至1D中示音μ砧主- 丄# “生地表不,本發明提供-記憶體 早HHH)及用於—基於碳之記憶體元件之—製造製 程。本發明之方法可與碳材料如一起使用,碳材料ι〇2可 貼合地沈積於形成有-電介flG4^之—記憶體單元柱 形結構之側壁上。舉例而言,碳材料1〇2可充當一可逆電 阻切換元件。碳材料102和導體1〇8與11〇之間的一二極體 106(或其他引導元件)串聯連接。應注意,所有圖式中之記 憶體單兀結構之元件並未按比例繪示,且舉例而言,導體 108及110可比所顯示之情形寬得多。二極體1〇6可係一垂 直p-n或p-i-n二極體。於某些實施例中,可使用任一整流 器器件來替代二極體106。於某些實施例中,二極體ι〇6可 由一多晶半導體材料(例如多晶矽、一多晶矽-鍺合金、多 晶鍺或任一其他適合材料)形成。根據本發明,沿一垂直 疋向之縱向平面钱刻(例如,使用一高各向異性餘刻,例 如間隔件蝕刻)其側壁上貼合地沈積有碳材料1〇2之記憶體 單元柱結構,該平面在先前由一單個記憶體單元佔據之相 142568.doc 201011865 同空間中將才主沿長纟方向有效地等分為兩個冑i記憶體單 元。因此,此製程使記憶體單元密度增加了兩倍而無需對 柱結構進行任何按比例調整。如圖1B中顯示,藉由沿—第 二垂直定向之縱向平面(其與第一蝕刻之平面大致正交)重 複該蝕刻,可在先前由一單個記憶體單元佔據之相同空間 中將該柱分割成總計四個獨立記憶體單元。因此,可同時 ' 採用此兩個製程(如圖丨入在蝕刻之前及圖1B在蝕刻之後所 表示)以使記憶體單元密度增加四倍。應注意,圖lc與圖 1B相同’但圖1C中包含了導體n〇。圖崎示經雙重蝕刻 之記憶體單元100之一俯視圖,但為清晰起見而省略了導 體。
於某些實施例中,記憶體單元1〇〇之高度可介於約1〇〇〇 A 至約5_八之範圍中,且較佳介於約12〇〇 a至約25〇〇八之 範圍中。可使用其他可行高度。於某些實施例中,記憶體
單^1〇0之二極體106部分之高度可介於約500 A至約4000 A ❹ 之範圍中,且較佳介於約8〇〇 A至約25A之範圍中。可 使用其他可行之二極體106高度。於某些實施例中,記憶 體單元刚之碳材料102及電介fl〇4部分之組合高度可介 於約200 A至約2_八之範圍中,且較佳介於約彻a至約 〇〇 A之範圍中。可使用其他可行之碳材料及電介質 104南度。 為存取該等「兩倍」更密集配置之記憶體單元(亦即, 一經單一钱刻之單元)’可雙重圖案化字線或位元線(例 如,連接至記憶體單元100之相對端以讀取及寫入該等單 142568.doc 201011865 n°)(以增加—既定區中之線數量來匹配 更禮集配置之記憶體單元)。為存取「四倍 之記憶體單元⑽(亦即,經雙重飯刻之單元),可雙= 化:線及位元線二者。因此,用於製造柱形記憶體單元: 現有遮罩可與木於明一故祐田 之 』興本^起使用,以在先前_單 之相同空間中形成四倍數量之記憶體單元1〇〇。 明實施例之-實質優勢’此乃因可在不產生對用於字 位元線之新遮罩之一需要或按比例調整記憶體單元柱.構 之需要之情形下使記憶體單元密度加倍或成四倍,_ 例調整該記憶體單元柱結構原本可導致單元電阻之— 增加及/或減小影響單元之功率消耗/要求之單元電流。’、 然而’於其中可使用或可不使用按比例調整之:些實施 例中,舉例而言,在使用較大直徑之柱之實施例中,可採 用額外蝕刻步驟以沿其他垂直定向之縱向平面進_步分判 該柱以形成更多「圓餅切塊形」記憶體單元。舉例而= 使用彼此大致正交但相對於前兩個縱向蚀刻旋轉約㈣之 兩個額外縱向蝕刻可用於形成總計八個相對密集配置2記 憶體單元。此外,如圖3至5中所示,可使用額外蝕刻來形 成甚至更多「圓餅切塊形」記憶體單元。圖3繪示已被蝕 刻八次以形成16個獨立「圓餅切塊形」記憶體單元之一柱 300之一透視圖,該等記憶體單元各自包含與—二極體 3〇6(或其他引導元件)串聯且耗合至一導體3〇8之碳材料 3〇2(貼合至一電介質核心304之表面上)。應注意,為清晰 起見已省略頂部導體(圖5中之310)。圖4繪示與圖3相同但 142568.doc 201011865 自—俯視圖透視之結構’且圖5係同一俯視圖,但表示了 頂部導體310。應注意,任何一對底部及頂部導體3〇8、 3 10僅接觸一個記憶體單元。於某些實施例中,底部導體 及頂部導體308、310可經間隔以與記憶體單元對準。應注 意,此等實施例或具有額外之獨立r圓餅切塊形」記憶體 單元之實施例可替代地使用多層、交錯及/或交織之位元 線及字線。 ❹ 於某些實施例中,基於用於形成柱之技術,柱300之原 始直徑(在被蝕刻成「圓餅切塊形」記憶體單元之前)可係 約30 nm或更小。當前可用之成本有效技術使得能夠形成 具有介於約50 nm至約1500 nm之範圍中、且較佳介於約5〇 至約500 nm之範圍中之一直徑之柱3〇〇。可使用其他可行 之柱直徑。 於某些實施例中,柱300之高度可介於約1〇〇〇 A至約 5000 A之範圍中,且較佳介於約12〇〇 a至約25〇〇 a之範圍 φ 中。可使用其他可行之柱高度。於某些實施例中,柱3〇〇 之一極體306部分之高度可介於約5〇〇 a至約4〇〇〇 a之範圍 中,且較佳介於約1 500 A至約3000 A之範圍中。可使用其 他可行之二極體3 06高度。 於某些實施例中,柱300之碳材料3〇2與電介質3〇4部分 之組合高度可介於約200 A至約2000 A之範圍中,且較佳 介於約400 A至約1000 A之範圍中。可使用其他可行之碳 材料302及電介質304高度。 於某些實施例中’經餘刻(或以其他方式形成)以形成圓 142568.doc 201011865 餅切塊形δ己憶體單元片之溝槽可具有介於約5 nm至約60 nm 之範圍中、且較佳介於約1 〇 nm至約40 nm之範圍中之一寬 度(例如在圖4中標示為W)。可使用其他可行之溝槽寬度 W。舉例而言’與其他尺寸一樣,可相依於用於形成該等 溝槽之技術來使用更小寬度。 於某些實施例中,基於用於形成該等柱及用於蝕刻該等 /冓槽之技術’個別圓餅切塊形片之曲面側之所需弧長(例 如’在圖4中標示為a)可係約5 nm或更小。當前可用之成 本有效技術使得能夠形成具有一弧長A之圓餅切塊形片, 該弧長A介於約3 nm至約11〇 „爪之範圍中,且較佳介於約 10 nm至約25 nm之範圍中(以具有一約3〇 nm直徑之一柱 300開始)。可使用其他可行之弧長a。 於某些實施例中,可將柱3〇〇分割成的片數量係所需初 始柱300直徑、所需溝槽寬度w及個別圓餅切塊形片之曲 面側之所需弧長A之一函數。舉例而言,一6〇 nm直徑之柱 300將具有約為i88 nm之一周長(c=7c.d),若蝕刻有各自 約為32 nm寬之兩個溝槽,則該周長將形成各自具有約 15 nm(d/4[188 nm-(4.32 nm)])之弧長之四個片。 於另實例中,為自一個柱300形成16個記憶體單元,每 -記憶體單元具有約5㈣之一弧長,且溝槽寬度約為5⑽, 該柱之初始直徑可係約5〇 nm(叫(16.5nm)+(16 “瓜)]/ 一。 應注意,於此等實例性計算中,寬度W(實際上,其係 一弦而非一弧沿周長之長度)係用作溝槽沿柱之周長之弧 長之一近似值。 142568.doc 201011865 於某些實施例中,可藉由選擇一間隙填充材料來填充該 等溝槽而防止不同圓餅切塊形記憶體單元之間的「串 擾」,該間隙填充材料具有一相對小之介電常數,例如介 於約1.5至約5之範圍中,且宜係介於2至35之範圍中。可 使用具有其他可行之介電常數的間隙填充材料。
返回至圖2A至21’ %在闡述形成經姓刻之板記憶體單元 的方法。根據本發明之—或多個實施例,提供允許增加之 記憶體單元密度之單元的新穎整合方案,該等單元使用具 有支援可逆電阻切換之—定向的碳膜。舉例而言,於某些 實施例中,可採用一鑲嵌製程來形成具有一適合「切換」 定向的碳膜,且然後可執行對此等膜之蝕刻,以如上文二 提及增加記憶體單元之密度。 可將薄碳膜 以形成一可 如上文所闡述,於本發明之某些實施例中, 與一引導元件(例如一垂直二極體)串聯地整合 重寫記憶體ϋ件。為達成此目的,可將—碳膜垂直定向於 兩個金屬層或導體之間,來替代水平地定向於兩個金屬層 或導體之間(例如,諸如呈一金屬'絕緣體·金屬(μιμ)平坦 堆疊)。應注意,該引導元件(例如,二極體)可設置於該垂 直定向之碳膜上面或下面,且在某些實施例中,引導元件 可設置於該垂直碳膜上面及下面。 參照圖2Α至21,於根據本發明提供之一實例性 可將-第-導體2〇2(舉例…其可包含一鎢、銅、銘、 或類似之第一傳導層204及/或一TiN或類似之恰當障壁/黏 合層206)形成於及/或圖案化至—基板(未顯示)上、或一三 142568.doc 201011865 維記憶體中、其他記憶體單元層級(未顯示)中之大致平行 導體(例如,字或位元)線202。舉例而言,傳導層2〇4可具 有一介於約1000 A與約1500 A之間、且更一般而言介於約 800 A與約2500 A之間的厚度。障壁/黏合層2〇6可具有一 介於約100 A與約250 A之間、且更一般而言介於約5〇 A與 約4〇〇 A之間的厚度。然後可沈積一二極體層2〇8。如圖2A 中所不,一二極體層208最初可包含(例如)一本徵區域21〇 及一經負摻雜區域212。本徵區域210可具有一介於約8〇〇 a 與約1200 A之間、且更一般而言介於約6〇〇 A與約i9〇〇 A 之間的厚度。經負摻雜區域212可具有一介於約1〇〇 A與約 300 A之間、且更一般而言介於約9〇 A與約35〇 a之間的厚 度。於某些實施例中,二極體層208可經圖案化以在導體 線202上形成若干二極體柱,如圖2B(及圖2β,之俯視圖)中 所示。應注意,在該等圖式中僅繪示一個線2〇2上之一個 列的三個柱,且熟習此項技術者將瞭解,此繪示意欲表示 各自位於一對應線上之任一數量的列,其中每列之任一數 量的柱係配置成--致間隔的陣列。 亦如圖2B中所示’纟徵區域21〇之一頂部部分可經正捧 雜以形成-P區域213。如圖2C中所示,該結構可塗佈及間 隙填充有H緣材料214,例如二氧化⑦、氮化妙、 低k電介質等。舉例而言,可沈積介於約權a與約⑽〇 a 之間、更-般而言介於約200 A與約2〇〇〇 A之間的絕緣材 料 214。 於某些實施例中 若由沈積矽(例如,非晶或多晶)製造 142568.doc -12- 201011865 極體106 ’則可在二極體1〇6上形成一矽化物層(未顯示) 作為晶種以促進二極體1〇6之結晶。因此,沈積矽在製造 時係處於一低電阻率狀態中。此一低電阻率狀態允許更容 易地程式化記憶體單元1〇〇 ’此乃因將沈積矽切換至一低 電阻率狀態並不需要一大電壓。舉例而言,諸如鈦或鈷之 一矽化物形成金屬層(未顯示)可沈積於P區域213上。於某 二貫施例中,可在該石夕化物形成金屬層之一頂表面上形成 一額外氮化物層(未顯示)。特定而言,針對諸如鈦之高反 應性金屬’可在矽化物形成金屬層上形成諸如TiN層之一 額外帽層。因此,於此等實施例中,在p區域213之頂部上 形成一 Ti/TiN堆疊。 然後,可執行一快速熱退火(「RTA」)步驟以藉由矽化 物形成金屬層與P區域213之反應來形成矽化物區域。該 RTA可在約54(TC下執行達約i分鐘,且致使該矽化物形成 金屬層與二極體106之沈積矽相互作用以形成一矽化物 層,從而消耗該矽化物形成金屬層之全部或一部分。如標 題為「Memory Cell Comprising A Semiconductor Junction Diode Crystallized Adjacent To A Silicide」之美國專利第 7,176,064號中所闡述,矽化物形成材料(例如鈦及/或鈷)與 沈積矽在退火期間進行反應以形成一矽化物層,該專利出 於各種目的而以全文引用之方式併入本文中。矽化鈦及矽 化鈷之晶格間距接近矽之晶格間距,且此等矽化物層看似 可在毗鄰沈積矽結晶時用作該沈積矽之「結晶模板」或 「晶種j (例如’矽化物層在退火期間增強矽二極體1 〇6之 142568.doc -13- 201011865 結晶結構)。藉此提供較低電阻率之石夕。對於矽-鍺合金及/ 或鍺二極體而言,可達成類似結果。 於其中一氮化物層形成於矽化物形成金屬層之一頂表面 處之實施例中’在RT A步驟之後,可使用一濕化學品來剝 除該氮化物層。舉例而言,若該矽化物形成金屬層包含一 TiN頂層’則可使用一濕化學品(例如,呈1:1:1比率之銨、 過氧化物、水)來剝除任何殘留TiN。 如圖2D中所示,可在二極體柱上面之第一絕緣材料214 中形成一溝槽、通孔或類似特徵216,且如圖2E(及俯視圖 2E')中所示’可在特徵216中及在特徵216之側壁上沈積碳 材料21 8。舉例而言,可在特徵216之底部及側壁區域上以 及第一絕緣材料214之(頂部)場區域上沈積一碳膜218。在 特徵216之側壁上之沈積允許獲得碳膜218之所需定向。實 例性特徵寬度係約20 nm至約130 nm,且實例性特徵高度 係約0.1微米至約2.6微米,但可使用其他大小。 於某些實施例中,為在絕緣材料214中形成通孔、溝槽 或類似特徵216,將一鍺、非晶碳或其他可以可控方式蝕 刻之材料沈積、圖案化及蝕刻成一柱(未顯示)。隨後將絕 緣材料214沈積在該鍺柱周圍並藉由一回蝕製程、化學機 械拋光(CMP)或類似方法將其平坦化。舉例而言,絕緣材 料214可係Si〇2、SisN4或任一其他適合之絕緣及/或介電材 料。在平坦化之後,可藉助一灰化或其他蝕刻技術移除該 錄柱以在絕緣材料214中產生特徵21 6。 在形成特徵216之後,沈積碳膜218。可藉由諸如化學氣 142568.doc •14· 201011865 相沈積(CVD)、高密度電漿(HDP)沈積、電漿增強CVD、 自一非晶或石墨目標之減鑛沈積等任一適合技術來沈積碳 膜21 8。於某些實施例中,可採用諸如在減小之壓力或氧 氣之環境中進行退火之後沈積處理來影響或以其他方式改 進碳膜218之性質。同樣,在維持一真空之同時藉助 S i N / S i Ο N對碳膜21 8進行鈍化可用於避免濕氣吸收及絕緣 材料214與碳2 18之間的反應。為改進側壁覆蓋,於一或多 個實施例中可使用一保形沈積製程。 於某些實例性實施例中’在特徵216之側壁處可採用約 一個單層至約1000 A、且更佳約400 A至約600 A之一碳膜 厚度。可使用其他厚度。 於此等或其他實施例中,可修改碳膜218與絕緣材料214 之間(諸如在特徵21 6之側壁處)的介面以改進碳膜2丨8與絕 緣材料214之間的黏合。舉例而言,可調整碳材料沈積參 數以使得碳膜21 8之與絕緣材料214接觸之一薄區域(例如 〇 數個單層)係富SP3而非富sp2(在某些實施例中,此對於碳 膜218之剩餘部分可為較佳)。另外或另一選擇係,可將 ALD、CVD或PECVD二氧化矽、氮化矽等之一薄「覆蓋」 層沈積在碳膜218與絕緣材料214之間以改進黏合。實例性 覆盍層厚度係約5〇 A至約8〇〇 A,但可使用其他厚度範 圍。 於某些實施例中,在形成碳膜218之後,可在沈積額外 材料之前執行一退火步驟。特定而言,可在—真空中或存 在一或多種形成氣體之情形下、於介於自約45〇。匸至約 142568.doc •15· 201011865 1200°C之範圍中之一溫度下執行該退火達約60秒至約5小 時。較佳地,於約80% (N2) : 20% (Ha)之一形成氣體混合 物中、於約625°C下執行該退火達約一個小時。 適合之形成氣體可包含比、Ar及H2中之一或多者,而較 佳之形成氣體可包含具有高於約75%之乂或^且低於約 25%之H2之一混合物。另一選擇係,可使用一真空。適合 之溫度可介於自約20(rc至約12〇(rc之範圍内,而較佳之 溫度可介於自約500t至约650°C之範圍内。適合之持續時 間可介於自約60秒至約5小時之範圍内,而較佳之持續時❹ 間可介於自約1小時至約丨.5小時之範圍内。適合之壓力可 介於自約1 mT至約760 τ之範圍内,而較佳之壓力可介於 自約300 mT至約600 mT之範圍内。 礬 該退火與額外層沈積之間的較佳約為2小時之一排隊等 待時間較佳伴隨有敎之使用…斜升持續相可介於自 約〇,2小時至約12小時之範圍内’且較佳係約〇5小時。類 似地,於某些實施例巾,一斜降持、續時間亦可介於自約 〇.2小時至約^小時之範圍内,且較佳係約小時。 雖然並不期望受限於任-特定理論,但據信基於碳 料可隨時間及/或於一濕清潔製程期間自空氣中吸 :。同樣’據信濕氣可增加基於碳之材料之脫層及 級之可能性。於某些情形中,亦可接受具有自基於碳之^ 料沈積至額外層沈積(完全跳過退火)之時間&小時之j 隊等待時間。於某些情形中,原位退火或於排 氣可用於幫助在下一製程步驟之前逐出濕氣1 脫 142568.doc -16 - 201011865
該原位退火或於真空中之脫氣係在下一處理步驟之室中執 行。於真空中之脫氣亦可在安裝於與製程室相同之平臺上 之一轉移室或裝載室(loadlock)中執行。舉例而言,若下 一處理步驟係形成一側壁襯裏,則在用於形成該侧壁襯裏 之室中執行該原位退火。可在介於約2〇〇°c與約350°C之 間、更一般而言介於約200°C與約450〇C之間的一溫度下、 在介於約0.1 mT至約10 T之間、更一般而言介於約0.1 mT 至約760 T之間的一壓力下執行該原位退火達介於約1分鐘 至約2分鐘之間且更一般而言介於約3〇秒與約$分鐘之間的 一持續時間。另一選擇係,可在含有Ar、He、或N2、或含 有&及&之一形成氣體之一環境中、以介於約1〇〇〇 sccm 至約8000 seem之間、更一般而言介於約1〇〇〇 SCCm與約 20000 sccm之間的一流率來執行該原位退火。若使用真空 中之脫氣步驟來替代原位退火,則在介於約〇」mT至約5〇 mT 之間的一壓力下及在介於約室溫至約45〇β(:之間的一溫度 下執行該脫氣。 此一碳形成後退火之併入較佳考量記憶體單元之其他 層,乃因此等其他記憶體單元層亦將經受該退火。舉例而 ° *上述較佳之退火參數將損壞其他記憶體單元層時, 可省略該退火或可調整其參數。可在導致移除濕氣而不損 壞經退火之記憶體單元之層的範圍内調整該等退火參數。 例如’可將概度調整為保持在形成—記憶艘單元之— ㈣算内°同樣’可使用適於―蚊記憶體單元之任Γ適 合之形成氣體、溫度及/或持續時間…般而纟, 142568.doc -17· 201011865 火可與任一基於碳之層或含碳材料(例如具有cnt材料、 石墨、石墨稀、非晶碳等之層)一起使用。 在形成碳膜218之後,然後將第二電介質或其他絕緣材 料220沈積至碳膜218上以填充特徵216,如圖2E(俯視圖 2E’)中所示。舉例而言,可沈積介於約4〇〇 A與約i2〇〇 a之 間、且更一般而言介於約200 A與約2200 A之間的絕緣材 料220。可採用後續化學機械拋光(CMp)或回蝕以自第—介 電材料214之場區域移除第二介電材料220及碳膜218、為 該結構形成一平坦表面222及將碳膜218之上邊緣曝露於特 徵216之側壁上,如圖2E及2E’中所示。一般而言,可藉由 回蝕、CMP或任一適合製程來移除過量之沈積碳材料(諸 如第一絕緣材料214之場區域上之碳材料)。以此方式,僅 給特徵216之側壁及/或底部塗佈了碳膜218。可藉由化學 氣相沈積(CVD)、高密度電漿(HDP)沈積、旋塗技術或類 似技術來沈積第二介電材料220。第二介電材料220可係
Si〇2、Si#4、其任一組合或任一其他適合之介電或絕緣材 料。 於此等或其他實施例中,可修改碳膜21 8與第二絕緣材 料220之間的介面以改進碳膜218與第二絕緣材料22〇之間 的黏合。舉例而言,可調整碳材料沈積參數以使得碳膜 2 18之與絕緣材料220接觸之一薄區域(例如數個單層)係富 SP3而非富sp2(在某些實施例中,此對於碳膜21 8之剩餘部 分可為較佳)。另外或另一選擇係,可將ALD、CVD或 PECVD二氧化石夕、氣化石夕等之一薄「覆蓋」層沈積在碳膜 142568.doc -18- 201011865 218與第二絕緣材料220之間以改進黏合。實例性覆蓋層厚 度係約50 A至約800 A,但可使用其他厚度範圍。 在平坦化該結構之後’可在該結構上沈積並圖案化諸如 非晶Si或TiN之一硬遮罩(未顯示)以供用於穿過該等柱將第 一組平行溝槽向下蝕刻至第一導體2〇2。可使用一高定向 性各向異性蝕刻(類似於一間隔件蝕刻)來蝕刻掉碳膜2丨8之 底層。然後使用一第二絕緣材料2 2 4來間隙填充該經姓刻 • 之溝槽,且可再次平坦化頂部表面。此時,在將原始柱各 自姓刻成兩個不同記憶體單元之情形下,可沈積一頂部傳 導層並將其雙重圖案化成與底部導體線2〇2大致正交之頂 部導體線以形成一雙倍密度記憶體陣列。 另一選擇係’於某些實施例中,可在該結構上沈積並圖 案化諸如非晶Si或TiN且自第一硬遮罩旋轉90度之一第二 硬遮罩(未顯示)(在形成頂部導體線之前)以供用於穿過該 等柱將第二組平行溝槽向下蝕刻至第一導體2〇2。應注 φ 意’與第一組平行溝槽大致正交地蝕刻第二組平行溝槽。 於此等實施例中,將原始柱每一者蝕刻成四個不同記憶體 單元。圖2F(及俯視圖2F,)繪示沿兩個正交方向蝕刻之柱。 於某些實施例中,可使用一單個硬遮罩及一單個蝕刻步 驟將該等柱中之每一者蝕刻成四個記憶體單元,如圖 中所繪示。然後使用第三絕緣材料224間隙填充一個或多 個經餘刻之溝槽,且可再次平坦化頂部表面,如圖2G中所 7ft 〇 如圖2H中所示’此時,在將原始柱各自蝕刻成兩個或四 142568.doc •19· 201011865 個不同記憶體單元的情形下,可沈積(例如,使用一鑲嵌 製程)一頂部傳導層(例如,一鎢、銅、鋁或類似傳導層及/ 或一 TiN或類似之恰當障壁/黏合層)、將其雙重圖案化成 與底部導體線202大致正交的頂部導體線226以形成一雙倍 或四倍密度記憶體陣列。應注意,於所繪示之四倍密度實 施例中,底部導體線2〇2亦可經雙重圖案化以為本發明所 形成之額外記憶體單元提供恰當數量的導體。於至少一個 實施例中,第一及第二導體202、226可係沿不同方向(例 如’大致正交)延伸之軌道導體。 圖21緣示可用於本發明之一替代導體226結構。圖2H中 緣示之導體226結構適合用於相對大幾何形狀的導體線。 於此實施例中,毯覆沈積TiN/w層、使用一金屬蝕刻製程 對其進行圖案化,且接著以電介質填充間隙。相反地,圖 中緣示之導體226結構適合用於相對小幾何形狀的導體 線’其對本發明之增加密度的記憶體單元可特別有用。於 此實細*例中,最初毯覆沈積一電介質膜,使用一電介質蝕 刻製程來圖案化該膜,沈積一保形TiN襯裏,且然後沈積 一 w層。於某些實施例中,可使用圖211及21中繪示之兩個 導體結構中之任一者來形成底部及頂部導體2〇2、226中之 任一者或二者。 在形成頂部導體226之後,可將所產生之結構退火,以 使二極體106之沈積半導體材料結晶(及/或藉由矽化物形成 金屬層與P區域213之反應形成矽化物區域)。矽化鈥及矽 化鈷之晶格間距接近矽之晶格間距,且矽化物層看似可在 142568.doc -20- 201011865 她鄰之沈積石夕結晶時用作該沈積石夕之「結晶模板」或「曰 種」(例如’财化物層可在退火期間於約咖·8G() : 度下增”二極體1()6之結晶結構)。藉此提供較低電阻; 之二極體材料。對於石夕-錯合金及/或鍺二極體而 成類似結果。 % 因此,於至少一個實施例中,可錢氣中於約6〇〇至 800 C、且更佳介於約65〇與75〇艽之間的_溫度下執行一
結晶退火達約10秒至約2分鐘。可使用其他退火時間、溫 度及/或環境。 Λ 藉由使用本發明之實施例,可形成具有雙倍或四倍密度 之一金屬.石墨碳-金屬(MGCM)結構。於該mgcm結構 内,導體202、2%之間的傳導可沿塗佈特徵21δ之側壁之 垂直定向之碳材料發生。因此,傳導可沿碳膜218之碳兀鍵 之長度發生,且可觀察到電阻切換。此外,此一結構降低 在頂部與底部導體226、202之間發生一無意垂直短路之可 能性。 根據本發明之一或多個實施例,可在一記憶體陣列之記 憶體單元内採用垂直定向之碳材料。舉例而言,上述 MGCM結構或一類似之基於碳之電阻切換元件可與一引導 元件串聯放置以形成一記憶體單元,且可將該記憶體單元 餘刻成兩個或四個或更多個記憶體單元。 本發明知:供眾多盈處。舉例而言,根據本發明之方法形 成之較小尺寸之記憶體單元達成記憶體陣列之更密集堆 填。較小之記憶體單元已降低讀取及寫入功能之操作電壓 142568.doc -21 - 201011865 及電流要求(亦即’降低功率要求)。電壓、電流及總功率 要求皆隨記憶體單元大小而按比例調整。同樣,形成有本 發明之較小單位記憶體單元之記憶體陣列可用較小功率來 程式化。於某些實施例中,本發明之較小記憶體單元以比 傳統大小之記憶體單元更小之功率運作,其可比傳統大小 之記憶體單元更快地被程式化。另外,由於較低之功率消 耗,使用本發明之單位單元形成之記憶體陣列中會散 少熱量。 φ 上述說明僅揭示本發明之實例性實施例。熟習此項技術 者將易於明瞭歸屬於本發明範圍内之對上文所揭示裝置及 —之C改si此,儘管本文已結合本發明實例性實施例 揭示了本發明’但應理解,其他實施例可歸屬於由以下申 請專利範圍所界定之本發明精神及範疇内。 【圖式簡單說明】 依據結合以下圖式者吾夕丨、,π , 量之以上砰細s兄明,可更清楚地理 解本發明之特徵,所古 斤有圖式中相同之參考編號表示相同之 凡件,且圖式中: 圖1Α係一實例性記憶體單元; 圖叫C係根據本發明之實例性記憶體單元之透視圖; 圖係圖1B之記憶體單元之一俯視圖; 一 =Α·2Ι圖解制在根據本發明之—單個記憶體層級之 例性製造期間一基板之一部分之剖視圖, · 圖3係根據本發明之實例性記憶體單元之—透視圖;及 圖4-5係圖3之記憶體單元之俯視圖。 142568.doc -22· 201011865
【主要元件符號說明】 100 記憶體單元 102 碳材料 104 電介質 106 二極體 108 導體 110 導體 202 第一導體 204 第一傳導層 206 障壁/黏合層 208 二極體層 210 本徵區域 212 經負摻雜區域 213 P區域 214 第一絕緣材料 216 特徵 218 碳材料 220 絕緣材料 222 平坦表面 224 第三絕緣材料 226 頂部導體線 300 柱 302 碳材料 304 電介質 142568.doc -23 201011865 306 二極體 308 導體 310 頂部導體
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Claims (1)
- 201011865 七 、申請專利範圍: 1. 一種形成一記憶體翠元 平凡之方法,其包括: 於一基板上面形成一 ^ ^ AL „ » 板,6亥柱包括一第一引道_ 件及一弟一記憶體元件; 引導7L 穿過該第一柱執行一 t h 第—蝕刻以形成兩個第-虹 兩個第二柱各自包括一笛 弟一栓,該 件;及 第-引導兀件及-第二記憶體元 穿過該兩個第 0 —柱執行—第二蝕刻以形成四個第一 擊柱,該四個第三柱各 徊第二 征谷自包括一第三引導元件及— 憶體元件。 弟二記 2·如請求項1之方法’進-步包括·· 於該基板上面形成第—及第二導體; 其中: 忒等第二柱中之兩者係形成於該第—導 耗合至該第一導體;及 面且 Φ 忒等第二柱中之兩者係形成於該第二導體上面 耗合至該第二導體。 3. 如請求項2之方法,進—步包括: 於°亥基板上面形成第三及第四導體,該等第三及第 , 導體係與該等第一及第二導體大致正交。—四 4. 如請求項3之方法,其中: 該等第三柱中之一者係耦合至該第一導體且耦人 第三導體; 〇该 該等第三柱中之一者係耦合至該第一導體且耦合至該 142568.doc 201011865 第四導體; 該 該 該:第三柱中之一者係麵合至該第二導 弟二導體;且 忒等第三柱中之一者係耦合至該 第四導體。 導體且耦合至 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 晶石夕二極 如請求項1之方法’其中該引導元件包括—多 體0 之方法’其中該二極體包括,“η二極體 可逆電阻 切換元件。 括一 =項7之方法,其中該記憶體元件包 =項8…:其中該碳材料包括非晶碳、石墨 夕石墨或石厌奈米管中之—者。 如請求们之方法,其中各向 該第二蝕刻。 執仃㈣-蝕刻及 如叫求項1之方法,其中同時 蚀刻。 Π時執仃該第-蚀刻及該第二 月求項11之方法’其中使用一單個遮 蝕刻及該第二蝕刻。 钒仃違第- 使用如。月求項i之方法形成之記憶體單元。 -種形成-記憶體單元之方法,其包括: 於-基板上面形成一柱,該柱包 憶體元件;及 ¥疋件及一記 過“柱執仃多次㈣以將該柱分割成多個第二柱, 142568.doc 201011865 該多個第二柱各自 元件。 包括一第 引導70件及一第二記憶體 15_如請求項14之方法,進一步包括: 於該基板上面形成多個第一導體; 其中至少一個第二柱係耦合至每—導體。 16. 如請求項15之方法,其進一步包括: 於該基板上面形成多個第二導體 乐导體,5亥多個第二導體係 ❹ 與該等第一及第二導體大致正交。 17. 如請求項16之方法,其中每一第__ 升τ母弟一柱係耦合至恰好一個 第一導體及恰好一個第二導體。 U•如請求項14之方法,其中該引導元件包括—多晶石夕二極 體0 A如請求項18之方法’其中該二極體包括—心二極體。 20.如請求項14之方法,其中該記憶體元件包括一可逆電阻 切換元件。21.22. 如請求項20之方法,其中該記憶體元件包括 如请求項21之方法,其中該碳材料包括非 石夕、石墨或破奈米管中之一者。 一碳材料。 晶碳、石墨 23. 24. 25. 如請求項14之方法 如請求項14之方法 如請求項24之方法 刻0 ’其中各向異性地執行該等蝕刻。 ,其中同時執行該等蝕刻。 ,其中使用-單個遮罩來執行該等敍 26. —種使用如請求項14之方法形成之記憶體單元 27. —種形成一記憶體單元之方法,其包括: 142568.doc 201011865 形成一第一導體及一第二導體; 形成與該等第一及第二導體串 肢肀聯之一二極體; 於該等第一及第二導體上面形# ^成—記憶體元件包含形 成具有一側壁之一特徵及在該牿 将徵之該側壁上沈積一碳 膜; 沿—垂直縱向平面姓刻該記憶體元件及該二極體以形 成兩個記憶體元件及兩個二極體,每一導體上面設置有 一個記憶體元件及一個二極體;及 在為荨β己憶體元件及遺等二極體上面形成一第三導體 及一第四導體。 28. 如咕求項27之方法,其中該二極體包括一多晶二極體。 29. 如請求項28之方法,其中該二極體包括一 p_i_n:極體。 30. 如請求項27之方法,其中該碳膜包括一可逆電阻切換材 料。 3 1. —種記憶體單元,其包括: 一二極體層;及 一圓餅切塊形記憶體元件,其耦合至該二極體層, 其中該圓餅切塊形記憶體元件包含其上具有一碳膜之 一側壁。 32.如請求項3 1之記憶體單元,其中該圓餅切塊形記憶體元 件係成形為一圓餅形狀之大致一半。 3 3.如請求項3 1之記憶體單元,其中該圓餅切塊形記憶體元 件係成形為一圓餅形狀之大致四分之一。 34.如請求項3丨之記憶體單元’其中該圓餅切塊形記憶體元 142568.doc -4- 201011865 件係成形為一圓餅形狀之大致八分之一。 35.如4求項31之記憶體單元,其中該圓餅切塊形記憶-件係成形為一圓餅形狀之大致十六分之一。 3 6 ·複數個記憶體單元,其包括: 一二極體層,其成形為複數個徑向設置之片;及 複數個徑向設置之圓餅切塊形記憶體元件,其各自轉 合至該等二極體層片中之一不同者, 其中該等圓餅切塊形記憶體元件各自包含其上具有 春 — 奴膜之一側壁。 37·如請求項36之記憶體單元,其中該等各自耦合至—尤 +同 之對應二極體層片之圓餅切塊形記憶體元件係成形為兩 個大致半圓餅形狀。 3 8·如請求項36之記憶體單元,其中該等各自耦合至_ 之對應二極體層片之圓餅切塊形記憶體元件係成形為四 個大致四分之一圓餅形狀。 ⑩ 39.如請求項36之記憶體單元’其中該等各自耦合至—不同 之對應二極體層片之圓餅切塊形記憶體元件係成形為& 個大致八分之一圓餅形狀。 40.如請求項36之記憶體單元’其中5亥等各自輕合至一不门 - 之對應二極體層片之圓餅切塊形記憶體元件係成形為十 六個大致十六分之一圓餅形狀。 142568.doc
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