TW200917467A - Highly scalable thin film transistor - Google Patents
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Description
200917467 九、發明說明： 本申請案主張2007年6月曰申請之美國專利申請案第 11/765,269號之權益，該案係以全文弓丨用的方式併入本文 中。本申請案係與Hemer 2007年6月19日申請之美國專利 申請案第1 1/765,254號有關，該案係以全文引用的方式併 入本文中。 【先前技術】 場效應電晶體（FET)具有安置於高播雜源極與沒極區域 之間的未摻雜或極輕微摻雜之通道區域。當場效應電晶體 (FET)之閘極長度極小時，在高溫處理步驟期間存在源極 及汲極摻雜劑將擴散至通道中從而可能使通道短路之危 險。 如在Walker等人，美國專利第7 〇〇5,35〇號”心⑽如
Fabricating Programmable Memory Array Structures Incorporating Series_c〇nnected 加喂，中當 在單石式三維記憶體陣列中之基板上方形成多個堆疊裝置 級時’此問題尤其尖銳。在此堆疊陣列中，各記憶體級可 經受重複高溫步驟，各引起更多不期望之摻雜劑擴散。 口此萬要形成具有最小摻雜劑擴散之電晶體（尤其可 堆疊薄膜電晶體）的方法。 【發明内容】 本fx月係由以下申凊專利範圍來界定，且不應將此部分 中任何内容視作對彼等申請專利範圍之限制。大體而言， 本發明係關於具有多晶半導體材料之其通道區域的FET， 132359.doc 200917467 FET藉由最小化摻雜劑擴散之方法形成。 本發明之一態;s π F置級以、： 式三維陣列，其包含··使第- 早石方式形成於基板上方，第-裝置級包含第 複數個場效應電晶體，久% Λ + 汉匕3第一 矽-鍺層中之源極 少风於夕日日 及極及通道區域，其中以Ρ型摻雜 雜源極及汲極區域； p t雜…參 一裝置級上方。m級…方式形成於第 本^所述之本發明的態樣及實施例中每— 此組合使用。 千领a嵌 現將參考隨附圖式來描述較佳態樣及實施例。 【實施方式】 =增大密度且降低成本，以愈來愈小之尺寸形成半導體 : T尺寸降低受限於通道長度。此類電晶體包括藉 由未推雜或輕料狀独 曰 1U“摻雜之通道分離之高捧雜源極及汲極。暴 路於呵溫引起摻雜劑合 田通道長度極短時，自高掺雜 '、古上“之摻雜劑可擴散在—起，從而使通道短路。 :效能FET通常形成為具有單晶半導體材料通道區域， ’又為不具有晶界及極少晶體缺陷之矽晶圓。 晶體缺陷減小雷丼n # 日日界及 體可…且何載子遷移率且減緩裝置操作。薄膜電晶 曰/成為具有非晶形或多曰曰曰半導體材料通道區域。具有 h Xi at H域之薄膜電晶體將比具有非晶形通 膜電晶體更快，伯坐道μ ^ ^ ^ 、-+導體材料結晶-般所需之較高溫度使 摻雜劑擴散的問題惡化。 已知在基板上方形成堆疊TFT之陣列。第一裂置級以單 I32359.doc 200917467 石方式形成於基板上方，第二裝置級係以單石方式形成於 第一裝置級上方，等等，從而形成高度密集陣列。除上方 引用之Walker等人外，實例包括2〇〇5年3月丨丨日申請之
Hemer等人，美國專利公開案第20060205 124號"Bottom-
Gate SONOS-Type Cell Having a Silicide Gate” ； 及 2005 年 6月2日申明之pett丨等人，美國專利公開案第2〇〇6〇273298 號，，Rewriteable Memory Cen Comprising a Transist〇r _ Resistance-Switching Material in Series"，該兩者均由本發 明之受讓人所擁有且以引用的方式併入本文中。在一些實 施例中，堆疊陣列為各TFT作為記憶體單元進行操作之單 石式三維記憶體陣列。 在此堆疊陣列中，不期望之摻雜劑擴散係尤其有問題。 第一裝置級不僅經受其形成所需之任何高溫步驟，而且另 外經受在其上方形成第二級、在第二級上方形成第三級等 等所需之任何高溫步驟。若下方裝置級上之摻雜劑擴散比 上方裝置級上更廣泛，則裝置效能可在裝置級之間展示不 合需要之偏差。 在本發明之態樣中，組合多種技術以形成TFT，同時最 小化摻雜劑擴散。此等技術皆可一起使用，或採用任何組 合之子集。當在基板上方將多個以單石方式形成之裝置級 堆疊在彼此頂上時，較佳係所得TFT，且亦將適用於其他 應用中。現將描述本發明之各種技術： 在具有聚矽通道之FET中，缺陷及晶界降低遷移率並亦 易増大關電流。關電流為當裝置關閉時在源極與汲極之間 132359.doc 200917467 流動之電流且應最小化。藉由選擇以形成代替矽之矽-鍺 較佳摻合物之通道區域來改良載子遷移率而無不可接受地 增大之關電流。鍺在比矽更低之溫度下結晶。矽與鍺為可 充分混溶，且鍺含量愈高，矽_鍺合金之結晶溫度愈低。 磷及其他η型摻雜劑在鍺中比在矽中擴散更快，且其鍺 含量愈高，η型摻雜劑之擴散在矽_鍺合金中愈快。fet一 般有兩類：NMOS及PMOS。以通常為磷之n型摻雜劑摻雜 NMOS1置之尚摻雜源極及汲極。一般以為較佳， 因為η型載子具有比㈣載子更高之遷移率，從而產生更快 之衣置。右PMOS裝置以具有矽_鍺通道之FET形式形成， 則以P型摻雜劑摻雜源極及汲極；與矽相比，矽-鍺中之p ㈣雜_散得m與形成為具有其單晶料道區域 者相比’ TFT必須地係相對較低速度之裝置，且在許多應 用中，由使用PMOS引起之速度損失為可接受的。 通常藉由離子植人來摻雜源極及⑦極區域。離子取道將 使摻雜劑離子植人晶體材料中以比摻雜劑植人非晶材料中 之情形擴散得更遠。大體而纟，在完成裝置中之多晶τρτ 中，諸如氧化以形成閘氧化物之高溫步驟將使通道在進行 =入時結晶。藉由在離子植入之前的所有步驟期間限制溫 ^可確保當進行離子植入時，通道將主要為非晶形，從 而最小化摻雜劑擴散。 溫以使通道半導體材料結晶且活化摻雜劑，但高 雜劑擴散。在本發明之態樣中，將兩步退火用以 ^導體材料結晶同時最小化摻雜劑擴散。在相對較 132359.doc 200917467 低溫度下進行例如約上至約36小時，較佳在約18至3〇小時 之間’較佳約24小時之第一長退火；在半導體材料之結晶 溫度或剛好在該溫度以上進行低溫退火以使通道層充分結 晶。此產生較大晶粒，從而減小晶界密度。晶界增強推雜 劑擴散且減小載子遷移率，因此減小之晶界密度減小換雜 劑擴散且增大載子遷移率。第一緩慢低溫退火之後為第二 極短持續時間較高溫度退火，#活化摻雜劑同時最小化播 雜劑擴散。亦將第二退火用以減小晶粒内缺陷之密度，從 而改良載子遷移率且降低關電流。 在製造NMOS或PMOS裝置期間進行之一個典型高溫步 驟為生長高品質閘氧化物之氧化步驟。此高溫步驟可藉由 代之以沈積閘極介電質來避免。然而已發現，沈積介電質 產生半導體通道上固定表面電荷比當使用生長介電質時更 问之岔度。此固定表面電荷減小載子遷移率。在本發明之 態樣中，使用具有兩種材料之雜合閘極介電質。較佳藉由 低溫方法，諸如浸潰於含氧液體環境中或藉由使濃〇3在半 導體表面上方流動，從而使第一層（極薄介電質）生長於通 道表面上。此生長介電層向通道提供清潔界面，且儘可能 薄，例如約20埃或20埃以下；較佳五埃或五埃以下。第二 層為沈積介電質’較佳為高k介電質，諸如，Hf〇2、
Al2〇3、Zr〇2、Ti〇2、La2〇3、Ta205、Ru02、ZrSiOx、 AlSiOx、HfSiOx、HfAl〇x、HfSiON、ZrSiA10x、 HfSiAl〇x、HfSiAlON及ZrSiAlON或此等材料中任意者之 摻合物。高k介電質將具有大於8之介電常數。 132359.doc 200917467 、使用此等新方法之所有或任何組合之薄膜 邏輯裝置或記憶體陣列_ 、 a — σ用於 式在記憶體單元中摔作太# nn j ^夕種方 n呆作本發明之薄膜電晶體 ▲ 其可充當電荷儲存記情體星_ +例而s ， 舻…,、 體早凡，諸如SON〇s型或浮閘吃恃 體早兀，或可充當盥雷阻 f岡》己憶 將提供使用本發明之能採〃 戈凡件。 ^ 發月之恶樣形成之裝置的兩個實例… 楚起見而提供此等實例，作 貫υ為>月 不能實際描述每—適用 應瞭解 弟一實例描述製造無電荇 的。 藉由使每-者與電阻涛膜電曰曰體。例如 “阻m件配對’此等 輯裝置，或可充當記情俨 了充虽邏 田口己隐體早兀。第二實例描 電荷儲存區域之薄膜電晶體 ⑼各包括 憶體單元。 、σ充當電荷儲存記 第一實例 在合適基板上開始製造。 基板！0可為單晶半導體 WU ’在—些實施例中， 造晶圓上方之裝置!=:例如習知秒晶圓。在開始製 # 在晶圓基板令製造控制電路。或 者可使用任何其他諸如玻 次 形成絕緣層12。 0 k 土 可在基板10上方 藉由任何習知方本 •s ^ 1 4 ^ 如藉由化學氣相沈積（CVD)，將 通道層14沈積於絕緣層 ；將 ,上通道層14為半導體材料，例 如為石夕、鍺或石夕-鍺。在較佳實施例中，通道声14A例 鍺，較佳在約10原子％與約40原子％之間㈣ 為石夕_ ί。原子%與約30原子% 中例：在約 ^ 耳細例中，通道層 132359.doc 200917467 14為約20原子〇/0鈷。拖a 士 于錯換吕之，通道層Η為SixGei，立士
在約0.6與約〇 9之間，e★ i-x其中X 、Π0.9之間，較佳在約〇·75與㈣之 0.8。通道層14當沈積時 仏、，、勺 ,, 罕乂佳為非晶形，且可未經摻雜七 經極輕微摻雜。通道層u 抒雜或 、、層14具有任何適當厚度，例如 5〇〇埃與約2500埃之間，例如約15。。埃。 在'，々 使用習知方法將通道層14圖案化且㈣為大體上平行之 條紋，以截面所示，條紋伸出頁面(page)。將諸如 石夕之適當介電㈣18沈積於料隸14之上及之間 其間之間隋:。藉由平坦化，例如藉由化學機械平扭化 (CMP)或回姓來移除過量填充之介電材料18以暴露在大體 上平坦之表面的通道條紋14及介電材料18。若此平坦化步 驟藉由CMP來進行，則將移除通道層14之一些厚度，例如 埃。在-實施例巾，於是通道層14之剩餘厚度為約 1000 埃。 其次形成閘極介電質。在一些實施例中，閘極介電質可 為沈積或生長之單層介電材料。然、而，如先前所述，將包 括極薄生長介電層及較厚沈積高让介電層之雜纟間極介電 質用以改良遷移率，同時最大化電容。參看圖la，使極薄 介電層20生長於通道層14之上。有利的為保持處理溫度等 於或低於通道層1 4開始結晶之溫度。舉例而言，若通道層 14為SiuGeo.2，則較佳保持溫度等於或低於約56〇。〇，或 最小化超過該溫度之時間。鍺含量愈高，結晶溫度愈低。 在一實施例中，使生長介電層20在液體環境中生長，例 如藉由將晶圓浸漬於較佳包含Η2%及將貢獻氮（例如 132359.doc 200917467 nh4oh)之化學藥品的化學濕浴中。I例而言，在約价 下浸潰約5分鐘將形成約4·7埃厚之二氧化矽膜。此膜包括 少3：乱。必匕包括 < 氮得到其傾向於抑制例如在仍待形成之 控制閘極與通道層丨4之間的摻雜劑擴散之額外優勢。 在另實％例中，藉由在約26〇。〇與約52〇。〇之間，例如 约330 C之溫度下以例如2〇 sccm之流動速率在通道層μ表 面上流動高度濃縮(例如多於93體積％)〇3使生長介電層 生長。生長介電層20儘可能薄，例如約5埃。放大生長介 電層2:之厚度以使其可見’且未展示擴充。注意生長介電 層20藉由氧化通道條紋14之半導體材料來形成，且因此僅 生長在通道條紋1 4上，而非其間。 其次較佳藉由原子層沈積（則）來沈積高]^介電層22，從 而凡成閘極；丨電貝。向k介電層22可為（例如⑺2、 ai2〇3、Zr〇2、Ti〇2、La2〇3、Ta2〇5、Ru〇2、ZrSi〇x、
AlSiOx 、HfSiOx
HfA10x、HfSiON、ZrSiAl〇x、
HfSiAKDx、HfSiA1〇N及ZrSUl⑽，或此等材料中任意者 之摻口物。在-些實施例中，對於高k介電層22而言 臟〇2為較佳。儘管較薄或較厚閘氧化物可為較佳，但高 y電層22應形成為具有使得閘極電容相當於約剛埃厚二 氧化矽層之電容的厚度。 積幵> 成控制閘極之堆疊。可使用任何適當材料。在較 佳實施例中，堆疊以層24開始，其為(例如)藉由在沈積期 :使BC13連同SlHf起流動，以諸如硼之p型摻雜劑就地 ，雜之高摻雜聚矽。溫度較佳保持在5〇旳以了，同時沈 132359.doc 200917467 積層24。摻雜層24就地提供高含量之活性摻雜劑。大體而 言，P型摻雜劑傾向於促進結晶；因此此層當沈積時將為 多晶形。 在此實施例中，層26及28完成閘極堆疊。層％為例如約 娜矣之氮化鎢薄層’其充當黏著層，而層28較佳為例如 約500埃之鎢。將此時之結構展示於圖〗&中。
轉至圖lb，將層28、26及24圖案化且钱刻為、線，形成控 制閘極’其大體上垂直於通道條紋M來延伸。一般亦將蝕 刻閘極介電層22及2G。圖lb之圖為相對於圖la之圖沿圖^ 之點線A-A’旋轉90度；在圖㈣，在橫跨頁面自左向右延 伸之截面中展示通道條紋14。使矽層24之表面氧化以形成 氧化物30。此氧化步驟在將選擇性氧化石夕但將不氧化鶴^ 或氮化鶴26之條件下進行，如Hemer，美國專利第 6,951,780^-Selective Oxidation of Silicon in Diode TFT _ M〇nolithic Three 心咖㈣ a卿，，中所 述’該案係以引用的方式併入本文中。為達成此選擇性氧 化，h2分愿與h2〇分麼之比應至少為约3:1。較佳提供在約 3〇，_ s簡與sec^間，最佳㈣，咖3隨之心 及約7 0 0 s c c m之〇 2。只尊保姓你lt 、要保持與&之適當比率，如所需可 增大或減小〇2之流動速率，例如自約3，綱至約則s⑽之 門H2/、02在腔至中一起反應以就地形成蒸汽（化⑺。溫 度較佳在約5〇n^56(rc之間，最佳㈣代，同時將壓力 保持在約5〇托與約760技之間，最佳在約托。在此氧化 步驟中生長之氧化物30之厚度可例如為約ι〇 132359.doc -14- 200917467 性實施例中，可沈積層30。
其次沈積諸如氮化石夕之介電質層3 2。較佳在等於或低於 通道條紋1 4之矽-鍺的結晶溫度下沈積層32。已知沈積氮 化矽之各種低溫方法。使用雙（第三-丁基胺基）矽烷 (BTBAS)前驅體，可將氮化矽層32沈積為例如約500°C之厚 度。或者可藉由流動矽烷、NH3及N2，同時保持在3.75與 15之間的氨/矽烷比，使基板溫度介於5〇。〇至35〇°c之範圍 内，從而可沈積氮化矽，如Park等人，，丨Bulk and interface charge in low temperature silicon nitride for thin film transistors 〇n plastic substrates," J. Vac. Sci. Technol. A 22(6) 2004年 1 l 月 /12月，第 2256-2260 頁中所述。Smith等 人”Pattern-dependent microloading and step coverage of silicon nitride thin films deposited in a single-wafer thermal chemical vapor deposition chamber," J. Vac. Sci.
Technol’ B 23(6) 2005 年 11 月 /12月，第2340-2346 頁描述又 一形成氮化矽之低溫方法。氮化矽層32可具有例如約5〇〇 埃之厚度。 轉至圖1c，在氮化矽層32及二氧化矽層3〇上進行各向異 性蝕刻以形成側壁間隔板。然而在—些實施例中，可不形 成層30及32，且可省略側壁間隔板。 其次’藉由離子植人在通道條紋14中形成源極及沒極區 域34。可植入η型或p型摻雜劑，從而分別形成魏或 PMOS。以錯含量增強碟及並 .、 他吊見η型摻雜劑之擴散；因 此若通道條紋14係由矽-鍺形忐， / 成則較佳係使用ρ型摻雜 132359.doc -15- 200917467 劑，從而形成PMOS。在一實施例中，以5 keV之植入能及 約lxl〇15/cm3之劑量植入BF2。在替代性實施例中，nm〇s 可藉由取代植入n型摻雜劑來形成。在此植入步驟期間， 通道條紋14之矽-鍺完全或主要為非晶形，從而限制經由 離子通道之摻雜劑擴散。 其次將諸如二氧化矽之適當介電材料38沈積於pM〇s電 晶體36之上及之間，填充其間之間隙。較佳例如藉由cMp 將二氧化矽層38平坦化以在二氧化矽層38之頂部形成平表 面。 可藉由製造與各電晶體36串聯之電阻-開關元件來形成 記憶體單元。如圖2中所示，此電阻_開關元件42可形成於 接觸源極或汲極34之通道50中。電阻開關元件42可包括電 阻率-開關材料，諸如二元合金氧化物或氮化物（諸如，
NiO、CoO、Nb205、Ti02、Hf02、A1203、MgOx、Cr02 ' VO、BN、AIN等），如2005年6月2日申請之Petti等人，美 國專利申请案第 1 1/143,269號 ’ "Rewriteable Memory Cell
Comprising a Transistor and Resistance-Switching Material in Series"中所述；碳奈米管織物，如在2〇〇7年3月27曰申 請之Herner等人，美國專利申請案第丨丨/的^料號， "Method to Form a Memory Cell Comprising a Carbon
Nanotube Fabric Element and a Steering Element”（由本發 明之受讓人擁有且以引用的方式併入本文中）中；或者硫 族化物、鈣鈦礦等。 可在藉由CMP形成之一氧化石夕層38的平表面上開始製造 132359.doc -16- 200917467 第二記憶體級，且其他級以單石方式形成於此第二級上 方。較佳在通道條紋14之半導體材料之結晶溫度或以下之 溫度下（舉例而言，若通道條紋14為以〇8&〇2,則為約 或以下）進行所有製造此等裝置級之方法步驟。一旦 已7G成所有裝置級之製造，即進行結晶退火以使在所有裝 置級中之半導體材料均結晶。此退火較佳為兩階段退火。
藉由在相對較低溫度下進行緩慢退火，將晶粒尺寸最大 化且使擴散最小化。舉例而言，對於siQ8G⑹合金而言， 、。曰曰退火可在約450度與650度之間的溫度下進行約3〇分鐘 至36小時，較佳在約56〇度下進行約24小時。 在較佳實施财’進行第：極短高溫退火以活化源極及 汲極摻雜劑且減小晶體缺陷密度。用於此退火之溫度應例 如以200度/衫|里極快速地驟變至例如在約㈣。〔與綱。〔之 間，例如約_。(：之退火溫度，接著保持在該溫度下不多 於120秒鐘，較佳〇秒鐘至1〇秒鐘之極短時間，隨後迅速冷 =此退火將傾向減小通道條紋14之多晶半㈣材料中之 阳粒内缺陷的密度’從而減小漏電流且改良載子遷移率。 在其他實施例中，此高溫退火可省略。 ,在暴代性實施例中包括記憶體元件且電晶體36係充 當邏輯裝置’例如充當TFT顯示器之控制邏輯。 第二實例 將提供本發明之實施例的第二實例。在第二實例中，在 =道區域與控制閘極之間形成電荷儲存元件，1而形成電 荷儲存記憶體單元。 132359.doc 200917467 轉至圖3，如在第一實例中開始製造，使通道條紋14及 介電材料18形成於基板10及介電質12上方，且例如藉由 CMP暴露在平表面處《通道條紋14可由先前實例中指定之 相同半導體材料（諸如矽_鍺）形成。圖3之圖係在與圖b之 圖相同之定向中，在橫跨頁面自左向右延伸之截面中觀察 通道條紋14。
在此平表面上形成穿隧介電質41，此層較佳為將允許 Fcmler-Nordheim穿隧同時程式化且抹除記憶體單元，但 將防止程式化單元中電荷損失之薄高品質介電質。在一實 施例中’穿随介電質4!為藉由ALD沈積之二氧化矽層，： 可（例如）約25埃與約45埃之間厚。可使用其他適當介電 質。可在相對較低溫下進行藉由則之沈積，適當地在通 道條紋14之半導體材料的結晶溫度以下。 穿隧介電質41上形成電荷捕獲介電質43。電荷捕獲介 電質43可為在等於或低於辑下使用如先前實例中之 BTBAS前驅體或使用—些可在等於或低於通道條紋μ之半 導體材料的結晶溫度下進行之其他方法形成之氮化石夕。電 何捕獲介電質43可具有任何適當厚度，例如 100 埃。 、 其次形成阻斷介電質45。此層可為適當介電質，例如 ai2〇3或二氧化石夕。阻斷介電質45較佳藉由諸如⑽之低 溫方法來形成，如前保持處理 处1度足夠低以避免通道條紋 1 4結晶。 或者金屬閘極 如先别實例中沈積形成控帝!/間極46之層 132359.doc 200917467 可為較佳，例如包括氮化钽、氮化鎢、鎢等，或組合。一 旦已沈積控制閘極層，即將此等層圖案化且蝕刻為大體上 平行之線，從而形成較佳大體上垂直於通道條紋14延伸之 控制閘極46。較佳亦触刻層45、43與41。如在先前實例中 可形成侧壁間隔板或可將其省略。 如在先前實例中藉由離子植入在通道條紋丨4中形成源極 及及極34。可植入p型或n型摻雜劑。如先前指示，諸如蝴
之Ρ型摻雜劑在⑦_錯合金中比諸如麟之η型摻雜劑在石夕-錯 合金中擴散得更慢。如在先前實例中，在此植入步驟期 1通道條紋14之半導體材料較佳完全或主要為非晶形。 朴將介電材料38沈積於剛形成之電晶體之上及之間。例如 藉由⑽將：電材料38平坦化，且可在此平坦化介電表面 上開始I — §己憶體級。額外記憶體級可以單石方式形 成於頭兩個記憶體級上方。 戈口隹弟一實例中 几乃乂尸/7兩tiut丨必丑、叹^教适，結 曰曰退火便使所有記憶體級上之通道條紋14的半導體材料均 、.-。曰曰。如m ’較佳進行第_緩慢低溫退火，接著短時高溫 退火以活化摻雜劑且修復晶粒内缺陷。 剛所述之電荷儲存記憶體單元為SONOS型記憶體單元。 習知SO刪記憶體單元包括⑪通道區域、二氧切穿隨介 電質、氮切捕獲介電質、二氧㈣阻斷介電質及多晶石夕 :空:閑極。此氧化物_氮化物_氧化物4結構給出 S:己憶體單元其謂。當將第一臨限電壓施加於控制 甲"日、’抹除狀態之SQN0S記憶體單元接通。當將單元程 132359.doc -19- 200917467 1電荷载子捕獲於氮切層中。捕獲之電荷載子 ^電晶體之臨限„。改變之臨限電壓允許經程式化之 早凡不同於未經程式化之單元 荷儲存區域中之以此方偏 將電何儲存於介電電
方式钻作之記憶體單元將稱作SONOS ，记憶體單元，且可由除習知⑽職記憶體單元外之其他 材料开> 成。舉例而言，石夕_錯 对』取代通道之矽；控制閘極 可為金屬而非多晶矽；其他介 电貝J取代一虱化矽及氮化 石〆寺。
在SONOS型記憶體單元中， 另一類型之電荷儲存記憶體單 電荷儲存於與所有環繞元件均 體本體中。在本發明之實施例 體單元之捕獲介電質可經浮閘 單元。 將電荷儲存於介電層中。在 元’浮閘記憶體單元中，將 電絕緣之浮閘，高摻雜半導 中’剛所述之SONOS型記憶 置換，從而形成浮閘記憶體
概括而言，在所提供記憶體及非記憶體實例中，單石式 二維裝置藉由在基板上方沈積第—層半導體材料來形成\ 其中第一層半導體材料當沈積時為非晶形；形成第一複數 個場效應電晶體，各第一場效應電晶體具有包含第一層半 導體材料之一部分的通道區域；在第一場效應電晶體上方 沈積第二層半導體材料，其中當沈積第二層半導體材料 時，第一層半導體材料保持主要為非晶形；形成第二複數 個場效應電晶體’各第二場效應電晶體具有包含第二層半 導體材料之一部分的通道區域；及退火，其中在退火步驟 之後，第一層半導體材料及第二層半導體材料為多晶形。 132359.doc -20- 200917467 在本發明之態樣中’則第一場效應電晶體藉由沈積第一 非晶層石夕-緒來形成；進行離子植入以形成在第一層石夕-鍺 中之第一場效應電晶體的第一源極及沒極區域，其中第一 層矽-鍺在離子植入步驟期間為非晶形；及使第一層石夕-鍺 退火，其中在退火步驟之後，第一層矽-鍺為多晶形。在 一些實施例中，第一場效應電晶體為記憶體單元，其包含 形成於第一層矽-鍺中之通道區域及第一源極及汲極區 域，及電荷儲存區域。 單石式三維記憶體陣列為其中多個記憶體級形成於諸如 晶圓之單一基板上方而無介入基板的記憶體陣列。使形成 一 S己憶體級之層直接沈積或生長於現有級之層上。相反， 如在 Lee dy’ 美國專利第 5,915,167 號，"Three dimensional structure memory"中，已藉由在獨立基板上形成記憶體級 且在彼此頂上黏著記憶體級來構築堆疊記憶體。可將基板 薄化或自s己憶體級移除，隨後黏合，但因為記憶體級最初 形成於獨立基板上，所以此等記憶體不為真正單石式三維 記憶體陣列。 形成於基板上方之單石式三維記憶體陣列包含至少一個 在基板上方第一高度形成之第一記憶體級，及在不同於第 一尚度之第二高度形成之第二記憶體級。在此多級陣列 中，在基板上方可形成三個、四個、八個或實際上任何數 目之記憶體級。 本文已描述詳細製造方法，但當結果屬於本發明之範疇 内時可使用任何形成相同結構之其他方法。 132359.doc 200917467 前述實施方式已描述本發明可採取之許多形式中僅幾 個。因此’此實施方式意欲為了說明，而非為了限制。本 發明之範嘴意欲僅由包括所有等效物之以下申請專利範圍 來界定。 【圖式簡單說明】 圖1 a 1 e為展不製造根據本發明之實施例形成之電晶體 的裝置級之階段的截面圖。 〇 圖2為根據本發明之實施例形成之記憶體單元的戴面 圖3為根據本發明之管余 又貫轭例形成之記憶體單元的截面 圖。 Λ IH7 【主要元件符號說明】 10 12 14 18 20 22 24 26 28 30 32 34 基板
C 絕緣層/介電質 通道層/通道條紋 介電材料 極薄介電層/生長介電層/閘極介電層 閘極介電層/高k介電層 層/摻雜層/矽層 層/氮化鶴 層/鎢 氧化物/層/二氧化矽層 介電質層/層/氮化矽層 源極及汲極區域/源極或汲極 132359.doc -22- 200917467 36 PMOS電晶體/電晶體 38 諸如二氧化矽之適當介電材料/藉由CMP形成 之二氧化矽層/介電材料 41 穿隧介電質/層 42 電阻-開關元件 43 電荷捕獲介電質/層 45 阻斷介電質/層 46 控制閘極 50 通道 132359.doc -23-
Claims (1)
- 200917467 十、申請專利範圍·· 1 . 一 種單；f； _ 式三維陣列’其包含： a)r=石方式形成於-基板上方之第-裝置級，該第 、罝級包含第一複數個場效庫 .+θ ^ ^ 晶體星念r 穷双應電日日體，各場效應電 區域、成於一多晶石夕-錯層中之源極、及極及通道 域；及其中αρ型換雜劑摻雜該等源極及没極區 級。單石方式形成於該第—裝置級上方之第二裝置 2.如請求们之單石式三維陣列 石夕。 八中5亥基板包含單晶 3 ·如π求項！之單石式三維陣列， 晶體中每一去或_ — ^ ”中该等第一場效應電 :、'、匕3 一電荷儲存區域之々~ -4.如請求項丨 于匕硃之圯憶體早兀。 之早石式二維陣列，其中 晶體中每—去^入 、T °亥4第一％效應電 者包含一在該電晶_ 閑極之間的化學生長氧化層“道區域與-控制 5·如請求項4之單石式三維陣列， 第—電晶e^ 其中以P型摻雜劑摻雜各 电日日體之該控制閘極。 分 6. 如請求項1 一 之早石式三維陣列，1 曰 SixGe丨-χ，i φ 、 °χ夕日日矽-鍺層為 八中X在約0,6與約〇 9之間。 7. 如請求項6之單石式三維陣列 之間。 在、力0.75與約0.85 8. -種形成一單石式三 在一其4 《方法，該方法包含： 在基板上方沈積一第— 牛導體材料，#中該第一 J32359.doc 200917467 層半導體材料當沈積時為非晶形； 形成第-複數個場效應電晶體，各第一場效應電晶體 具有：包含該第一層半導體材料之—部分的通道區域； 在”亥等第-場效應電晶體上方沈積—第二層半導體材 料’其中當沈積該第二層半導體材料時，該第一層半導 體材料保持主要為非晶形； 形成第二複數個場效應電晶體，各第二場效應電晶體 具有-包含該第二層半導體材料之—部分的通道區域；及 退火’其中在該退火步驟之後，該第一層半導體材料 及該第二層半導體材料為多晶形。 9,如請求項8之方法，其中該半導體材料為矽。 1〇·如請求項8之方法’其中該半導體材料為⑦·鍺合金。 11.如請求項1 〇之方法，盆Φ兮坐 ,、中》亥丰導體材料為sixGei_x，其中 X在約0.6與約〇.9之間。 12·如請求項11之方法’其中X在約0.75與約0.85之間。 13. 如請求項1〇之方法，其 Τ忒寺弟—場效應電晶體或該等 第二場效應電晶體為PM0S電晶體。 14. 如請求項8之方法，其中該退火步驟包含： 一在約 45〇t：與約 65〇°Γ 夕 > 退火階段；及 ^之間進仃至少三十分鐘之第- -在約峨與約800t之間進行不多 退火階段。 里 < 弟一 15.如請求項14之方法，A 與約24小時之間。 第一退火階段係在約1小時 332359.doc 200917467 1 6. U項8之方法，其中該等第—立昜效應電晶體為藉由 將電荷儲存於一電荷儲存區域中來操作之記憶體單元。 17.如請求項16之方法，其中該等第一場效應電晶體中每一 者之s亥電荷儲存區域包含介電材料。 1 8.如β求項8之方法，其另外包含在該第一層半導體材料 上化學生長一生長氧化層。 19. 如吻求項18之方法，其另外包含形成—閘極介電質該 閘極介電質包含該生長氧化層及一在該生長氧化層上且 與該生長氧化層接觸之高k介電層，該高1^介電層具 於8之介電常數。 20. 如請求項19之方法，其中該高k介電層包含㈣” AI2O3 Zr02、Ti〇2、La203、Ta2Os、Ru〇2、ZrSiOx、 AlSiOx > HfSiOx > HfA10x > HfSiON ^ ZrSiA10x , HfSiAl〇x、HfSiAI〇N或 ZrSiA1〇N。 21. 如請求項19之方法，其中該生長氧化層具有20埃或20埃 以下之厚度。 22. 如請求項8之方法’其中該基板包含單晶矽。 23. —種形成一場效應電晶體之方法，該方法包含： 沈積一第一非晶層矽_鍺； 進行離子植人以在該第—層之石夕_鍺中形成U效 應電晶體的第-源極及沒極區域，其中該第一層石夕-錯在 該離子植入步驟期間為非晶形；及 將該第-層石夕-鍺退火，其中在該退火步驟之後， 該第一層矽-鍺為多晶形。 132359.doc 200917467 其 24. 如請求項23之方法’其中該第一層矽_鍺為㈣-中X在約0.6與約0.9之間。 25. 如請求項24之方法，其中x在約0 75與約〇 85之間。 以p 26. 如請求項23之方法，其中在該離子植入步驟期間 型摻雜劑植入該第一層矽-鍺中β B 2 7.如s青求項2 3之方法，其另外包含： 在該第一矽-鍺層上方沈積一第二非晶層矽-鍺； 進行離子植人以在該第H錯中形成—第二場效應 電晶體的源極及汲極區域，其中該第二層石夕-錯在該離子 植入步驟期間為非晶形；及 將該第二層石夕-鍺退火，豆中力兮.p , H K共τ在该退火步驟之後，該第 一層碎-錯為多晶形。 2 8 _如清求項2 7之方法，其中將兮笛 Τ將忒第一層矽-鍺退火之該退火 步驟及將該第二層矽鍺退火夕兮·ρ，卜 滩迫人之1亥退火步驟為同一退火步 驟。 29·如請求項28之方法，其中該退火步驟包含： 一在約450°C與約650。〇之門、仓" U之間進行至少三十分鐘之第一 退火階段；及 一在約650°C與約80〇。〇之y ^之間進行不多於120秒鐘之第二 退火階段。 132359.doc 1 0 ·如睛求項2 3之方法，其中·^笛 r通第—場效應電晶體為一包含 以下各物之記憶體單元： 形成於該第一層矽-鍺中夕__ β ,、 ^ ^ 通道區域及該專苐一源極 及汲極區域；及 200917467 一電荷儲存區域。 如請求項30之方法，其中該電荷 介電電荷儲存區域。 品域為一浮閘或一 32. 如請求項23之方法，其 芦Ύ ± ^ a 3在小於或約為00(TC之溫 度下在该第-層石夕-錯上化學生長_生長氧化層。 33. 如請求項32之方法，其中以㈣摻雜劑摻雜該控制閉 〇 34. 如請求項32之方法，其中該控制閑極係藉由在不大於約 下沈積就地摻雜之p型半導體材料來形成。 35. 如請求項32之方法，其中該控制閘極不包含半導體材 料。 132359.doc
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