200842892 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於可程式化記憶體器件。更特定言 之，本發明係關於一種用於非揮發性記憶體器件之偏壓電 路。 【先前技術】 非揮發性記憶體器件且特定言之快閃（FLASH)記憶體器 件依罪感應放大器藉由感應位元線電壓或電流在讀取或驗 證操作期間中之改變（若存在）來判定各種記憶體單元之程 式化狀態。為了提供合理的雜訊容限，在起始讀取/驗證 操作之前，將（約1.0 V之）位元線偏壓施加至位元線。通 本，位兀線電壓係由位元線偏壓產生器電路產生，該位元 線偏壓產生電路包括_使用—電荷泵產生—預定電流
Jref (IrEF可為大約1〇 μΑ)以提供必要供應電壓Vdd(通常為5 V)之電流源。 典型電荷泵並不非常有效且因此，電荷泵可能消耗比來 自曰曰片電源之1 〇 μΑ電流多得多的電流，以提供僅丨〇 之 iREF。因此，由於典型快閃記憶體器件（大約ΐ28κ)中之大 «位tl線，僅用於產生位元線偏壓之電荷泵即可占快閃記 憶體器件之總功率要求的多達1 5%。 因此’需要一種控制位元線偏壓之功率有效方法。 【發明内容】 本發明可以眾多方式實施。以下將論述本發明之若干實 施例。作為一種控制一位元線偏壓之方法，本發明之一實 127699.doc 200842892
施例包括以下步驟··感應一與一位元線相關聯之位元線偏 壓控制信號；若該感應之位元線偏壓控制信號指示該位元 線為低位準耦合，則判定該感應之位元線偏壓控制信號是 否小於一第一參考值；當該感應之位元線偏壓控制信號大 於一第一參考值時，修改該位元線偏壓控制信號；若該减 應之位元線偏壓控制信號指示該位元線為高位準輕合，則 判定該感應之位元線偏壓控制信號是否大於一第二表考 值；且當該感應之位元線偏壓控制信號大於一第二來考值 時’修改該位元線偏壓控制信號。 作為一種控制一位元線偏壓之方法，本發明之一實施例 包括以下步驟：感應該位元線偏壓；根據該感應之位元線 偏壓修改一位元線偏壓控制信號；及根據該修改之位元線 偏壓控制信號控制該位元線偏壓。 在所描述之實施例中，位元線係連接至經配置以形成適 合於儲存資料之非揮發性記憶體陣列之非揮發性記憶體單 元。該非揮發性記憶體陣列配置成具有許多字線及位元線 之NAND型記憶體陣列架構。另夕卜，預期所描述之方法在 多級型記憶體陣列上使用，該多級型記憶體陣列經程式化 為以至少一下層頁面及至少一相關聯之上層頁面的形式儲 存資料。 1卞馮一種用於控 —▼ 5、且’+努、明之一實 施例包括以下各物：-摘測器，其用於感應-與一位元線 之位元線偏壓相關聯之位元線偏壓控制錢，若該感應之 位元線偏壓控制信號指示該位元線為低位準轉合且小^一 127699.doc 200842892 第一參考值，則该偵測器產生一第一控制信號，且若該感 應之位元線偏壓控制信號指示該位元線為高位準耦合且大 於一第二參考值，則該偵測器產生一第二控制信號；及一 耦合至該偵測器之位元線偏壓控制信號修改電路，其根據 该第一控制#號修改該位元線偏壓控制信號且根據該第二 控制信號修改該位元線偏壓控制信號。 在另一實施例中，一種用於控制一位元線偏壓之裝置包 括·一偵測器，其用於感應該位元線偏壓；一耦合至該偵 測器之位元線偏壓控制信號產生電路，其用於根據該感應 之位元線偏壓產生一位元線偏壓控制信號；及一位元線偏 壓控制器單元，其用於根據該位元線偏壓控制信號控制該 位元線偏壓。 在所描述之實施例中，位元線係連接至經配置以形成適 合於儲存資料之非揮發性記憶體陣列之非揮發性記憶體單 元。該非揮發性記憶體陣列配置成具有許多字線及位元線 之NAND型圮憶體陣列架構。另外，預期所描述之方法在 多級型記憶體陣列上使用，該多級型記憶體陣列經程式化 為以至少一下層頁面及至少一相關聯之上層頁面的形式儲 存資料。 【實施方式】 在以下描述中，陳述眾多特定細節以提供對本發明之透 徹理解。然而，熟習此項技術者應瞭解，可在不具此等特 疋細即中之一些或全部的情況下實踐本發明。在以下描述 中，描述一種用於控制一具有許多記憶體單元 〜卞V體記 127699.doc 200842892 憶體器件中之一位元線偏壓的改良電路及方法。詳言之， 描述一種用於在一記憶體單元之讀取或驗證操作期間提供 一位元線偏壓控制信號之方法。該方法藉由根據不同操作 中之位元線電壓位準之已知變化適當啟用及停用上拉電壓 電路及下拉電壓電路而顯著減少該記憶體器件所消耗之= 率。 功
在以下描述中，關於非揮發性記憶體儲存系統且特定言 之，關於包含組織力記憶體串陣列之記憶體翠元陣列的快 閃記憶體器件描述本發明之方法，每一記憶 ' 多個記憶體單元。 或 —在讀取/驗證循環開始時，但在讀取或驗證量測發生之 前，將與選定記憶體單元相關聯之位元線偏壓至_二知位 元線偏MREAD。舉例說明，Vread可為大^ V。未 位元線經常接地m記憶體單元之控制閘極端子輕人 之字線通#上升至—正電壓Vsel，雖然在一些操作中，字 線可接地。大體而t ’ VsEL經設定為使得在程 =则臨限電壓與非程式化/擦除(通常為負)閉極臨限 之間。對應於在與選定記憶體單元同—串上之 記憶體單元的字線可偏壓至一通過電壓V 姑k 擇記憶體起作用以將位元線電麼傳、、。ASS’使得未選 線電堡傳运至選定記憶體單元之 二：在其他陣列架構中，每-記憶體單元汲極 鳊子可與位元線直接耦合。 早r讀取/驗證操作期間’自選定記憶體單元之沒極端 "至源極端子之電流IDS將視該記憶體單元之Vread、 127699.doc 200842892
VsEL及臨限電壓％而變化；臨限電壓為記憶體單元所儲存 之邏輯狀態的直接指示。電流Ids(若存在）亦流經該位元線 且另外流經一與該位元線耦合之感應放大器。視記憶體單 疋之臨限電壓而^，施加至選定記憶體單元之閘極的電壓 vSEL將足以接通記憶體單元以使得該記憶體單元導電，或 將不足以接通選定記憶體單元，而使選定記憶體單元處於 不‘電狀態。若記憶體單元不接通，則位元線將不放電且 感應放大器將不偵測位元線電壓位準之改變。請注意，在 其他實施例中，感應放大器經組態以偵測電流而非位元線 私壓之改變。若記憶體單元接通，則與選定記憶體單元相 關聯之位TL線將放電且感應放大器將感應電壓之改變。感 應放大器所偵測的電壓之改變（或，所偵測之電流之量值） 為記憶體單元之邏輯狀態之指示。此外，由於記憶體單元 之轉導為記憶體單元之臨限電壓Vt及施加至閘極之電壓 vSEL之一函數，因此穿過感應放大器之電流且因此放大器 所感應的電壓之改變將根據記憶體單元之臨限電塵而變 化。因此，即使記憶體單元為能夠被程式化為許多程式化 狀態之多位元記憶體單元，感應放大器亦能夠自位元線電 壓之總改變中辨別程式化臨限電壓，且隨後，系統能夠判 定記憶體單元之邏輯狀態。應瞭解，尤其對於多位元記情 體單元而言，應小心控制電壓vSEL& vBL。在所描述之實 施例中，本發明依靠電流感應以避免位元線電壓之變化， 使得任何電容電流不干擾實際單元電流，從而避免任何讀 取/驗證誤差。 127699.doc -10- 200842892 Γ_ t 出於描述目的，可將基於操作之電位位元線電壓位準變 化再分為四個不同區域。請注意，此再分僅意欲用於描= 性目的。區域1為電壓穩定區域，其中位元線可自一開始 預讀取或_證電壓位準預先充電❹卜所要讀取或驗^ 電壓位準。舉例說明，典型開始電壓可為0 V，而所要位 準可為1 V。區域2以處於所要位準之相對較穩定之位元線 電壓為特徵。此係未開始感應操作之區域。區域3得自位 兀線低位準耦合，亦即，位元線偏壓位準已歸因於作為讀 取/驗證操作之結果的放電而下降。放電可另外引申為二 憶體單元與位元線之間且特定言之記憶體單元之閘極端子 與源極端子之間的電容耦合之結果。此外，當記憶體單元 配置成串時，於位元線與串上之所有記憶體單元（而非僅 選定記憶體單元）之間可能存在電容搞合。最後，區域々得 自位元線高位準耦合。在此區域期間，藉由電源使位元線 充電以為下一感應作準備。充電亦可經由該（該等）記憶體 單元與位元線之間的電容耦合產生。應瞭解，此等耦^電 容器（特定而言在閘極端子與源極端子之間）可儲存大量電 荷’此可導致增加的位元線充電及放電時間及位元線偏壓 控制信號設定時間。 現將參看圖1描述本發明之實施例。圖丨中所說明之電路 1〇〇為一根據本發明之一實施例之位元線偏壓控制信號產 生電路，其經配置以提供對一位元線（未圖示）之偏壓^控 制。請注意，電路1〇0緊接在一選定記憶體單元之一讀取^ 驗證操作之前及之後提供調節位元線電壓之改良，從而導 127699.doc 200842892 致更佳的雜訊容限、減少的穩定時間及改良的穩定性。電 路100包括一上拉電路102及一下拉電路104,其彼此協作 以影響一位元線偏壓控制信號1 〇6。電路1 〇〇亦包括一具有 經配置以監視位元線偏壓控制信號1 之輸入的偵測琴 . 108。請注意，偵測器108可基於同在申請中的美國專利申 請案第-__號中預先更詳細加以描述的已知位 元線操作調整德耳塔（delta) V值，其中該申請案為了所有 (、 目的以全文引用方式併入本文中。偵測器108進一步經組 態以在位元線偏壓控制信號106為低位準時（如在上述區域 3中）啟用上拉電路1〇2且停用下拉電路1〇4。在所描述之實 施例中，偵測器108藉由當位元線偏壓控制信號1〇6指示一 位元線偏壓下降至一第一參考電壓以下時輸出一第一上拉 信號而啟用上拉電路102且停用下拉電路1〇4。舉例說明， 該第一參考電壓可藉由自所要讀取/驗證位元線偏壓減去 一第一 g品限電壓VTL0 w而獲得。對一所要讀取/驗證位元線 (J 偏壓而言，一合適第一臨限電壓VTL0W可為約i〇mV。 另外，偵測器108進一步經組態以在位元線偏壓控制信 號106指示位元線偏壓在位元線恢復期間係以高位準耦合 ' 時（諸如在上述區域4中）啟用下拉電路1〇4且停用上拉電路 _ 102。在所描述之實施例中，偵測器108藉由當位元線偏壓 控制彳曰號10 6指示位元線偏壓上升至一第二參考電壓以上 時輸出一第二下拉信號而啟用下拉電路且停用上拉電 路1 02。舉例說明，該第二參考電壓可藉由將一第二臨限 電壓VTHIGH與所要讀取/驗證位元線偏壓相加而獲得。類似 127699.doc -12- 200842892 地，一合適第二臨限電壓Vthigh可為約1〇mV。 在本發明之各種實施例中，在區域丨及區域2中僅啟用上 拉電路102而停用下拉電路1〇4。另外，應瞭解，在區域3 中僅啟用上拉電路1〇2，而在區域4中僅啟用下拉電路 • 1〇4。以此方式，藉由適當停用上拉電路，產生用於半導 ，體記憶體器件之選定操作狀態之位元線偏壓所需之功率量 實質上得以減少。 (' 圖2說明一作為圖1中所說明之位元線偏壓控制信號電路 之一個特定實施例的電路2〇〇。在所說明之實施例中，電 路200包括一個二極體連接NM〇s電晶體2〇ι、一第二 NMOS電晶體202、電阻元件206及208，及一與一供應電壓 VDD耦合之電流源2〇4，其產生一電流Iref (Iref可為大約1〇 μΑ)。電路200亦包括偵測器1〇8。再次，偵測器1〇8經組態 以偵測位元線偏壓控制信號1〇6之電壓位準。偵測器1〇8之 更詳細描述出現在同在申請中的美國專利申請案 iy 第-一號中，該申請案以全文引用方式併入本文 中。偵測器108與一上拉電晶體220之一控制閘極及一下拉 電晶體222之一控制閘極耦合。在所描述之實施例中，上 • 拉電晶體220為一 PMOS電晶體且下拉電晶體222為一 • NM〇S電晶體。請注意，不必具有自電源流至接地以維持 位元線偏壓位準之恆定偏壓電流。此係整個操作中節省功 率的原因。 實務上，供應電壓vDD及電流Iref可經由一與一晶片電 源vcc (Vcc可為約18 V)耦合之電荷泵產生。通常，電荷 127699.doc -13· 200842892 泵用於使晶片電源電壓vcc:斜線上升至通常為5獨供應電 壓vDD。典型電荷泵效率較低，且因&，電荷泵可能消耗 更大量的來自晶片電源之電流以提供一僅1〇 μΑ之Iref。 上拉電晶體220之源極耦合至供應電壓Vdd，而上拉電晶 體220之及極與電晶體2〇2之汲極連接。若偵測器1〇8感應 位元線偏壓控制信號106上之電壓位準在該第一參考電壓 位準以下，則該±拉信號自偵測^ 1〇8輸出至上拉電晶體 220及下拉電晶體222之控制閘極。該上拉信號足以接通上 拉電晶體22G ’藉此提供—自位^線偏壓電源v⑽至位元線 偏壓控制信號之電流路徑。該上拉信號亦斷開下拉電晶體 222(右尚未關閉）’藉此防止任何電流自位元線偏壓控制信 號106經由電阻器且隨後至接地。因此，該上拉信號具有 使位7C線偏壓控制信號1〇6上之電壓位準上升之作用。當 位70線偏壓控制信號1〇6上之電壓位準上升至該第一參考 電壓位準（亦即，在所要讀取/驗證電壓VMM之㈣内） 時，該上拉信號終止。 下拉電ag體222之源極搞合至接地，而下拉電晶體222之 及極與電阻元件208耦合，該電阻元件2〇8與位元線偏壓控 制仏唬106耦合。若偵測器1〇8感應位元線偏壓控制信號 106上之電壓位準在該第二參考電壓位準以上，則該下拉 仏號自偵測器1〇8輸出至上拉電晶體22〇及下拉電晶體222 之控制閉極。該下拉信號足以接通下拉電晶體222，藉此 提供一自該位元線偏壓控制信號經由該電阻器且隨後至接 地之電流路控。該下拉信號亦斷開上拉電晶體22〇(若尚未 127699.doc -14- 200842892 關閉），错此防止任何電流自該位元線偏壓電源流至該位 元線偏壓控制信號。因此，該下拉信號具有降低該位元線 偏壓控制信號上之該電壓位準之作用。當該位元線偏壓控 制信號上之該電壓位準下降至該第二參考電壓位準（= • 即，在所要讀取/驗證電壓Vkead之VTHIGH内）時，該下拉信 號終止。 ° 凊注意，在其他實施例中，額外元件可存在於位元線偏 ( ㈣制電路200中。由於此等元件並非實施本發明所必需 "此在此不描述該等元件。此外，請注意，偏壓電路 2〇时所描述的電晶體之導電類型可相反，使得NMOS電晶 體變為PMOS電晶體且反之亦然。在此實施例中，各種偏 壓亦相反。 在本發明之另—態樣中，將參看圖3A及圖沾描述一偏 麼-位元線偏遂控制信號之方法。圖3A展示說明一根據本 發明之各種實施例的提供一位元線偏壓控制信號之方法的 C &程w °最初’在步驟3G2處’將位元線偏壓控制信號上 之電壓位準偏壓至—所要讀取/驗證電壓。舉例說明，可 將位元線偏麼至一約i kvREAD。接下來，在步驟304 •處，感應位元線偏壓控制信號電壓且一 驗證電塵相比較。在導判定位元線偏 3在-其為低位準耦合的操作中。若判定位元線偏壓控制 U為低位準耦合，則在308處，判定位元線偏壓控制信 號電麼位準是否在一第一參考電遷位準以下。在各種實施 例中此第參考電覆位準係藉自所要讀取/驗證電遷位 127699.doc -15- 200842892 料咖減去—臨限電而獲得。舉例說明，Vtlow v為mV右判定位元線偏廢控制信號電壓位準仍在該 第-參考電麼位準以上，則操作返回步驟3〇4。若判定位 元線偏麼控制信號電麗位準在該第—參考位準以下，則在 . 步驟310處，停用下拉電路（若其尚未停用）。接下來，在步 ㈣2處，啟用上拉電路，此導致位元線偏㈣制信號電 壓位準上升。操作接著返回進入步驟3〇4，在該步驟中， p 再次感應位元線偏壓控制信號電壓。 若在306處判定位元線偏麼控制信號不為低位準叙合， 則該方法根據圖3B進行，在圖把中，在314處感應位元線 偏壓控制信號電塵。在316處，判定位元線是否在一其為 同位準搞合之插作中。若判定位元線偏壓控制信號為高位 ^馬合，則在318處，判定位元線偏麼控制信號㈣位準 是否在-第二參考電麼位準以上。在各種實施例中，此第 二參考電麼位準係藉由將一臨限電壓％職η與所要讀取/驗 (證電壓位準Vr⑽相加而獲得。舉例說明，Vthigh可為1〇 mV右判疋位70線偏壓控制信號電壓位準仍在該第二參 考電遂位準以下，則操作返回至步驟314。若判定位元線 . Μ控制信號電星位準在該第二參考位準以上，則在步驟 .320處’停用上拉電路（若其尚未停用）。接下來，在步驟 322處，啟用下拉電路（若其尚未啟用），此導致位元線偏壓 控制信號電麼位準下降。操作接著返回進入步驟314，在 。亥步驟中’再次感應位元線偏壓控制信號電壓。若在3 16 處，判定位το線偏壓控制信號不為高位準輕合，則操作結 127699.doc -16- 200842892 束。 雖'、、、僅4細描述本發明之一些實施 <列，但應瞭解，本發 月可以許夕其他形式實施而不脫離本發明之精神或範鳴。 雖然已描述特定特徵及條件，但應瞭解，亦可修改並採用 諸如偏壓條件及方法組合的多種實施例。因此，本實施例 應被解釋為說明性而非限制性的，且本發明不欲限於本文 中所給出的細節，而是可在附加中請專利範圍之範缚内進 行修改。 【圖式簡單說明】 圖1說明根據本發明之一實施例之用於產生一位元線偏 壓控制信號之代表電路。 圖2說明根據本發明之一實施例的圖i中所示之用於產生 一位元線偏壓控制信號之電路的特定實施例。 圖3A至圖3B展示說明根據本發明之一實施例之產生一 偏壓控制信號之方法的流程圖。 Q 在圖式中，類似參考數字指示類似結構元件。而且，亦 應瞭解’圖式中之描繪未按比例繪製。 【主要元件符號說明】 100 電路 102 上拉電路 104 下拉電路 106 位元線偏壓控制信號 108 偵測器 200 電路/位元線偏壓控制電路 127699.doc -17- 200842892 201 202 204 206 208 220 ' 222 Vdd 二極體連接NMOS電晶體 第二NMOS電晶體 電流源 電阻元件 電阻元件 上拉電晶體 下拉電晶體 供應電壓 127699.doc -18-