TW200832698A - Configuration of high-voltage semiconductor power device to achieve three dimensional charge coupling - Google Patents

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TW200832698A TW097100293A TW97100293A TW200832698A TW 200832698 A TW200832698 A TW 200832698A TW 097100293 A TW097100293 A TW 097100293A TW 97100293 A TW97100293 A TW 97100293A TW 200832698 A TW200832698 A TW 200832698A
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Description

200832698 九、發明說明·· 【發明所屬之技術領域】 本發明係有關一種半導體功率元件，特別是指一種具有高崩潰電 壓與低導通電阻半導體元件，其以三維電荷平衡結構方式來實施'均 勻分配晶粒，如同均勻分配的電荷耦合元件，分配覆蓋於溝渠，延伸 至咼電壓的飄移汲極區域，例如二極體的陰極、金屬氡 p 效應電晶體（MOSFET)之汲極、雙極型（bipolar)的集極等。體琢 【先前技術】 ^ «又4與製k半導體元件的傳統技術在達成高崩潰電壓上的努力如 同在低，通電阻上的努力—直遭受到織與關。制是在高電壓元 件上的崩潰是經常由電場濃度所引起。電場濃度常發生在電子元件的 邊緣角落或者在特殊的接觸點。為了達到增加崩潰電壓，採用較大外 型的兀件或者在製作時使用具有高電阻率的材料來製作。然而， 的元件雖然提高了崩潰電壓，但卻引起了較高啟動電阻的^它不利者 齡數。這兩舰爭與生倶來的衝突财考量對在這個技術領域中二 -，，悉該項技術者而言變成—個無法輕易解決的技術困難點。以下 將簡單的檢視目前已揭示試圖去解決因這技術_點所產生的 各種元件結構與製程方法。 、目^有三種㈣鶴的元件結射揭示達成高崩潰電壓的設計 方法。第-種結構型缺姻獨制直立式dm〇s结構所實 =其係姻轉汲極漂移區域的低摻雜濃度來達到高财電壓如 2二，所示。在這個直立式DM0S元件，組構N漂移區域的N_ j域疋轉在姆她的雜歧。第1B暇觀職元件的” (J〇hnS〇nIimit) ^ ，BV的函數。如同第1B圖所示，沒有崩潰 同〜（一因次），優值理論呈現在她ison丨imit圖表，這 疋由於沒有場造型的電荷平衡的事實。雖然，這樣的元件結構一般因 5 200832698 為它的結構簡單與步驟簡單的因素因此具有較低的製作成本，然而這 個結構型態的元件的晶粒尺寸較大，因此達成高BV與低導通電阻兩 者。這種型態的元件結構因此不適合於現代需要微型化與便於攜帶需 求的電子元件。 弟一種型悲的元件結構是二維的電荷平衡結構。這個結構型態具 有超越第一種結構型態的優點，因為崩潰電壓的提高是超出J〇hns〇n limit標準的評價。這個結構的一具體實施例是穿過一極度接面結構來 達到減少Rsp ’其係耩由增加沒極換雜並同時維持預設的崩潰電壓。 如第圖所顯示的元件，其p型直立柱是形成在汲極，因此導致在 高電壓下汲極侧面完全耗盡。同時，P型柱適合作為夾止（pinch〇ff) 用途與屏蔽通道遠離汲極端設置在N+基底底部的高電壓。第2B圖因 為電荷平衡效應，呈現出改良後達到的成果。第2C圖呈現出以懸浮 ' 島結構實施的範例，其係提高崩潰電壓與降低電阻，藉由提高設定崩 • /貝電壓的摻雜濃度。弟2D圖呈現出這個元件所達成的進一步改進。 如圖中所不的這獨特的接點結構依靠p型區域的耗盡來屏蔽閘極/通道 遠離没極高糕。第2E_1與2E_2 ®顯示另-元件結構，其係利用氧 化層方路（oxide bypass)來達到提高BV與降低電阻。氧化層旁路是 鲁在汲極區域形成如同直立場板來取代p型區域。然而，場板具有缺點， 整個没極舰極電壓是穿過氧化層，導致場板由半導體分離，因此需 要較厚的氧化層。第2F是改善後的優值。第2G顯示出另一種元件架 構，其具有較高崩潰電壓的提高性能，此元件架構係 半絕緣多祕（SiPOS)來實施，其係被揭露在B〇den的美2；； 6452230與Klnzer的美國專利6608350中。然而，這樣的s.|p〇s元 件具有-個缺點，其係在高頻賴_作下在溝渠_極端高串連 阻會引起低瞬變電流。 這個、、、。構2^%僅可有限的提⑧運作，因為侧向電荷平和的缺少與 沒極偏縣合的缺知·結__元件械雜化上也是高敏^ 6 200832698 的，==1靠的’除非製程可以被良好控制。 第二種用&向朋潰電壓的元件結構是利用穿過：堆⑶）# 搞合來達成。帛3Α·1愈3A_2 _ = 穿過一維（3D)電何
Sjp〇S^^m . /、A2圖顯不出這樣的元件具有施加偏壓的 門極/诉極二η·Μ作為如同在高電壓與低電壓淡極與接近頂表面 閘極娜£域_電壓分配者。此Sip ί ί=件的不運 =電荷儲存或者電容式元件。第3B·1與第3B-2 低偏t;理’其中SlPOS作為電阻連接於高偏壓没極與 低偏減闕。在電__的電場^ 疊盥耦合二極μ 與3C_2圖顯示出具有堆 在通、曾作糸论L ) 種元件架構。PN接面二極體是形成 71327^。#:，合二極體’以提高崩潰電壓（美國專利 夕 ‘、、'、’ &樣的70件具有限制，因為使用SiPOS會造成很 本，因此對很多晶圓代工麻或者營利為本= 疋不利的。更者，先前所述的揭露依然無法達到全面三 ’這是_，，不__合（disG「ete咖_)，，其在這此 生倶來的。更者，製程成本•是必‘，4二 回數里的耦合元件數目提高性能。 少電ί另—美I，申請案20060255401中’為了提高崩潰電壓與減 絕緣溝渠來實施，其包含有串聯的電容結構延伸 後的底面的中間區域。溝渠中的電容結構是_特地塞選 以作為電荷耦合的用途’以達到全方向的電荷平衡， 有㈣電壓與低電_元件。_，形成浮置元件這多樣 在形雜於縣⑽這些浮置元件是必_，因此引起不 利的衫響，導致生產的花費。 減^此i賴卿成直立絲導體耕崎元件結構與製造方法在 丰導體辑絲猶上-訪在著需求，喊職驗上糊題與限 7 200832698 制。 【發明内容】 其具新穎且改良的高壓半導體元件， 來節省製造提供可作阻’且可以更藉由簡單的製作過程 決。 w、的疋件，因此先前所述的限制與困難可以被解 本發明之另一目66 乂林 串聯電阻之元件的_且==„具有高崩潰電壓與可減少 種能=;=r;備可相=綱且為一 電荷平衡，以達到3=^=島的奈米級結晶，因此可達成三維 本發明之另-目的與更進—步減少串聯電阻。 填入有作為本質上如分叙改㈣元件結構’其溝渠内 被隔離的，以提供電二人，島的奈米級結晶，其中該電荷島是 本發明之另一目的在;#:==。 良的元件結構，_牛=士鋪敎間化㈣錄驟，以製備改 體，例如M〇SFETr 且可以被相容職行在不同電晶 的雙極元件與：極nst==nBTS等，也可是不同 串聯電阻之元件結構:=;;==有高崩潰電壓與可減少 以便利的調整電壓由低至高。間早的步驟’其元件結構與製作步驟可 行單-^填^牛H在提供—簡穎且簡化哺程步驟，其可以執 結：===;:同溝渠填入材料，其包含有以奈米級 導截材料，以提供具有中型51方式呈現的導電材與半 本發明之再-目ί 與減少串聯電_元件結構。 、&供-騎穎錢良的元件結構，其溝渠中 8 200832698 填入有奈米級結晶的介電材料’以藉由被埋置的分散儲存電容來減少 漏電流’例如達成具有低漏電流的3D電荷平衡，而不會提高串聯電 阻0 一簡單來說’本發明提供一種半導體元件，其包含有一頂面區域、 -底面區域與-介_面區域與底面區域_中間區域1半導體元 件更包含有-可控_電流路徑，其穿過帽區域。這半導體區域更 ，含有-隔離的溝渠’其由頂表面穿過十域朝向底面區域延伸， 二中隔離的赫包含有隨意且本質上均勻分佈的電荷島，以與中間區 域作為電_合，來連續地且均勻地分随過電流路㈣電 ) !·在—具體實施例中，與中間區域電性耦合的電荷島， /、係为配電壓沿著隔離溝渠的深度線性梯度下降。 更者，、本發明揭示一麵以製造半導體元件的方法，其包含有在 土底上形成-溝渠並且形絲米級電荷島的 搞合達成電荷平衡，以提高半導雜元件崩潰電ί 中荷⑽步鄉更包含有峨介電材料至溝渠 ^現後再細退域形雜财奈級電料之介紐奈 苑曰曰0 底下藉由具體實施例詳加說明，當更容易瞭 術内容、特點及其所達成之功效。 叫月之目的技 【實施方式】 請參閱第4A圖，其係直立式半導體元件的剖視圖，此 垂直N型通道溝渠式場效應電晶體（FET)树彳 立式FET元件100具有一位於半導體基底底表面的= ⑽。數_域縣岐伸_ 曰曰層110並且延伸至底層1〇5。溝渠内填入介 ;真:== 、 疋以；丨電材料的晶粒或者單元方式形成。將介電 9 200832698 入材120以晶粒或單元形式形成的奈米級電荷位置125可以 疋球形的、橢圓形的或者任何形狀。在第^ ^ 電荷位置125間_合形成奈米級電容125_c 輪奈未級 荷位透過設置在_極彳20内的鄰接奈米級電 奈_荷“ 125σ是均句，的^為 °更者’曝_麵物三維，所以 M_1盥4Α 2 2 高崩潰電壓半導體功率元件，如同第4、 =====PQS元姆電路元件， 3級=位置125或者奈米結晶方式來達成的 讀=件結構祕本顧是與卿s元讀立的。在sjp〇s 導Γ分是被修改為提高電醇，以_減少漏電流 汽，$達2 料流是透触用介電材料倾緣來對抗漏電 電行減少漏電流，而埋置與均句分配奈米級電容125_c來作為 電何齡體，以断元件高赌麵的能力。 是因第4A圖所示的元件可以使用簡單且低成本製程來實施，這 ==_單嘯填喻派。更者，溝渠填 ===:=相容材料，_已知的現 的也是一個發展良好、可以藉由控制來完成且節約 其暂向广歸轉人材财—個叙㈣擇，其可包含有在氧化物 形成的大的石夕晶粒。奈米結晶或者晶粒尺寸可供不 ’、、χ、半導體或者導電粒子提高電雜合與電制堵。參數， 200832698 =植入>彳里、薄膜成分、退火溫度、順料是被顧來控制奈米結 曰曰=粒的尺寸。以下描述的元件製造過程提供—些具體實施範例並 w個方法與讀結構都僅是範例，㈣能夠作為說_限制或者耗 衋。 、、第4A揭示許多可行的具體實施例之一本發明中所揭示的結構與 方法可以直立式或水平式元件的許多鶴實施，以達成高電壓應用並 且降低串聯電阻。這樣的元件可包含有多種形式的電晶體，包含有但 並非是限制為MOSFETs、B」Ts、接面場效應電晶體（dFETs)、SiTs、
閘極絕緣雙接面電晶體（丨GBTs)等。這樣的元件可包含有許多種雙 ，件與二極體，例如蕭特基、雪駐二極體（avalanche diode)等。 這樣的it件可以细基本的晶m代玉廠設備方便且相容的製作並且元 件的結構可以由低至高電壓進行調節。 曰在應用奈米級結晶且閘極與氧化層厚度為15〇埃且植入有奈米結 晶的記憶體晶胞是能夠承受高於4伏特，轉化為—250ν_^Γη伏特 梯度刀佈覆蓋溝‘的奈米結晶是能夠承受相當高電壓電荷，因此當 作為高電壓元件時，需要超過溝渠的長度。在高電壓應用時，最大: 電壓是沿著直立漂移雜介於對Ν魏道元㈣言具有高正向偏壓的 底沒，區軸具有低電壓、地源或相極糕絲面。對顧於崩潰 電壓高於600伏的元件，漂移區域是大約5〇〜6〇微米。在記憶體應 用上’操作這樣的元件對照25〇VO|ts/^m通過閘極層時，電壓轉換速 率是大約10volts/mm。而側向電壓轉換相較於垂直方向的電壓轉換是 可以忽略的。 、 請參閱第5A〜5H圖，其係描述第3圖所示之元件結構的製程步 驟的剖視圖。-開始，提供一半導體基底，其具有一作為没極端的N+ 摻雜底部205與一支撐於基底2〇5上方的N型磊晶層210。一硬罩幕 層212是形成於上表面，在經過硬罩幕層沈積過程後，進行一深次矽 蝕刻步驟，以形成數個溝渠214。可實施一選擇性的内層氧化步驟， π 200832698 以形成:選擇性的熱氧化層215，其厚度大約是2〇〇〜5〇〇埃。這溝 渠内層氧化層215可以選自於具有薄熱氧化層的化合物與高溫氧化 (HTO)製程所形成。小區域的氧化物沈積，例如HT〇氧化物，經常 是使用具有二氯矽烷與氧的LPCVD反應器在攝氏700〜9〇〇度下沈 積。在第5B目，實施富石夕氧化物沈積來填入溝渠，以形成填入溝渠的 矽"220，隨後進行退火步驟與一氧化物回侧，以移徐溝渠表面上的 熱氧化物，留下覆蓋在基底表面區域的氧化層225。請參閱第5C圖與 5D®，其係定義邊界（terminati〇n)區域與主動區域的過程。在經過 如弟5B圖所示之氧化物回钱步驟後，一墊（网）氧化步驟被執行， 響，絲另-氧化層（时未示）。—氮化層（圖中未示）是沈積於此塾 氧化層上方。一邊界罩幕（terminat丨·〇n mask)(圖中未示）是可選擇 的，其係藉由植入摻雜物至邊緣，以形成邊界環（圖中未示），隨後應 ‘用-主動罩幕（®中未示），以形成-氮化層，以藉由移除氮化層來定 義出主動，域。一石夕的局部氧化層（LOCOS) 228形成於主動區域的 周$。在第5D圖中，一氧化氮剝離的執行是被實施，隨後氮化層與 墊氧化層由主動區或移除，以預備建立主動區域的元件。一犧牲氧化 廣係成長於表面上並且隨後移除，以達到移除因先前氮化層與氧化層 ^侧過程所產生的損傷，因此閘極氧化層23。能夠具有良好的品質。 實施多晶秒沈積，隨後應用一多晶梦閘極罩幕，以侧並定義多晶梦 閘極235。 在第5E圖，形成p型本體區域24〇的通道植入被執行，隨後， 在氮氣環境中施加大於攝氏1100度的逐漸上升溫度超過3〇分鐘，以 驅動通道區域240並且對溝渠22G内的介電層進行退火。在高溫退火 運作後，在溝_富石夕介電f 220中形成為具有石夕結晶的介電材料分 配於氧化層内。在第5F ®中，細—祕罩幕來實現源極植入，以形 成源極區域245 ’ p遺後施加一退火溫絲對源極區域245進行退火與 驅動。在第5G圖中，一 BPSG絕緣層25〇是利用bpsg回流所沈積 12 200832698
形成。使用-接觸罩幕來在BPS 财體植人是透過铜孔執行。在第5H圖中，—3 造過程是利用鈍化層、塾罩==案:，極金屬。元件的製 ㈣幕與侧來私’ _進行最錢合金步 =閱第6A〜6E圖，其係描述本發明之另—具 結構4造步驟剖視圖。步驟開始於提供 ，二 、、 1 N摻雜底面305與—支樓底305上的N型蟲晶m輝
罩幕312形成於表面上，在硬罩農 - 曰 ⑽錢罩幕侧後進订一深次石夕蚀刻步驟， /成數個溝渠314。-溝渠_氧化步驟被 挪，其厚度大約5⑻埃,_氧化層315可以選自 化層的化合物與高溫祕（HT〇)製程所形成。在第6B目中，轉 傾斜角度執行選自⑪、鍺或者金屬氧化物等的離子植人，以在溝竿氧 化層315中形成摻雜區域32(M。在第6C圖中，沈積一氧化層您小 隨後再次轉傾斜肖度執行選自⑦、鍺或者金屬氧錄料離子植入 氧化層325-1，以形成一摻雜區域跡2。在第6D圖中，重複氧化層 的沈積步驟與離子植人倾，則彡祕個摻_域32()_2至32〇_9與
氧化區域352_2至352_9。在第6E ® t，硬質氧化罩幕312是被移 除並且實施退火步驟，以形成介電結晶物，作為奈米電荷島32〇，。奈 米電荷島是隨意地且以本質上均勻的方式分配於填入溝渠的氧化層 325内。執行平坦化（p|anar|zafi〇n pr〇cess)的步驟，以分裂表面， 接續完成晶圓製造的步驟。 請參閱第7A至7D圖，其係描述本發明之另一具體實施例的元件 結構製造步驟剖視圖。步驟開始於提供一矽基底，其具有一作為汲極 端的N+摻雜底面405與一支撐於基底405上的1\|型磊晶層410。硬 罩幕412形成於表面上，在硬罩幕钱刻後，進行一深次矽蝕刻步驟， 以形成數個溝渠414。一溝渠内侧氧化步驟被實施，以形成熱氧化層 13 200832698 m厚度大約200〜500埃。溝渠内側氧化層415可以選自於且有 合倾高溫祕（ητ〇)驗卿成。第7b圖中:以 ^員斜角度執行選自#、錯或者金屬氧化物等的離子植入， 乳化層415中形成沿著溝渠兩侧壁的摻雜區域42W。在第π圖^ =:=區域420-1的氧化層必1，隨後再次對氧化層425·1 行ΐ㈣、錯或者金屬氧化物等的離子植人，以形成 m ，重複_沈齡驟鱗子獻步驟，以形 42〇_2 至 42(M 純化輯 425 2 至 425 3。在第 7D =中==質氧化罩幕312並且執行―退火過程，以形成介電結晶 =作、為4級電荷島42Q’。奈料荷島是隨意地且以本質上均句的 /刀配於填入溝渠的氧化層425内。執行平坦化的步驟以使表面 平坦化，接續完成晶圓製造的步驟。 ㈣第Μ’圖，其係描述本發明之另一具體實施例的元件 結構製造倾職圖。倾_於提供—錄底，其具有—作為没極 端的N+摻雜底面505與一支撐於基底5〇5上的n縣晶層51〇。硬 罩幕开/成於表面上’在硬罩幕兹亥懷，進行一深次石夕银刻步驟， 以形成數轉渠514。-溝渠_氧化步馳實施，以形成熱氧化層 515 ’其厚度大約500埃。溝渠内側氧化層515可以選自於具有孰氧 化層的，合物與高溫氧化（嶋〕製程所形成。第犯圖中，一二 ()II化鈦（TiN)夕日日發組成作為晶種層材料的晶種層520沈積 於溝渠側壁與上表面，隨後係晶粒525成長穿過表面，引起成核結晶; 當薄膜疋沈積如同美國專利6440795所揭示時。在第8D目中，執行 -小區域的氧化物沈積，以沈獅成—覆蓋晶圓表㈣小區域氧化物 層530。選擇性地’製程步驟可以重複石夕晶粒形成過程，藉由重複沈 積填入具有賴粒子的層於溝渠巾，覆蓋氧化層，直麟渠被填滿， 隨後連續的，只是錢先前職的步驟，其包含有沈積、成核結晶、 細、沈積氧化物等。隨後，進行平坦化步驟，以使頂表面平坦化， 200832698 隨後的步驟相似於第5G〜5H圖所示，以完成晶圓製造步驟。 請參閱第9A〜9E圖，其係描述本發明之另一具體實施例的元件 結構製造步驟剖視圖。步驟開始於提供一矽基底，其具有一作為汲極 端的N+摻雜底面605與一支撐於基底605上的N型磊晶層610。硬 罩幕612形成於表面上，在硬罩幕餘刻後，進行一深次矽蝕刻步驟， 以形成數個溝渠614。-溝渠内侧氧化步驟被實施，以形成熱氧化層 615 ’其厚度大約200〜500埃。溝渠内侧氧化層615可以選自於具有 熱氧化層的化合物與高溫氧化（HT0)製程所形成。在第9B圖/中， 沈積具有厚度為0.5〜1·〇微米的多晶矽層62〇。以N++磷摻雜物對多 晶石夕層620進行掺雜，假如不原地摻雜。在本質上約攝氏1〇5〇度的 退火，度下對多晶;^進行退火與氧化，以形成覆蓋於多晶♦層62〇表 面的氧化層622，其厚度大約2微米。多晶㈣咖具有晶界 ^離晶粒。在第9C ®中，執行濕式侧，以移除氧化層622， 隨後重複氧化與蝕刻步驟，以進一步隔離多晶矽晶粒62〇_G。隨後， 利用HTO或者TEOS步驟來沈積小區域氧化層625。在帛9D圖中， 步驟如同在第9B與9C ®所輯行重複，以呈現出兩個多晶魏積物 與晶粒形成順序，如同具體實施例。在第9E圖中，執行分裂步驟 (Planarization process)，以移除硬罩幕612，隨後進行墊氧化氮 化層形成、LOCOS、_氮化物、雜氧化層步驟、雜氧化層的形 成、多晶石夕層沈積、本體_植入等製程步驟，以完成晶圓製作過程。 凊參閱第10A〜10C圖，其係描述本發明之另一具體實施例的元 件結構製造步綱棚。步糊聽提供-絲底，其具有—作為没 極端的N+摻雜底面705與一支撐域底7〇5上的N型遙晶層71〇。 硬罩幕叩形成於表面上，在硬轉_後，進行一深次石夕侧步驟， =域數個賴714。-溝渠_氧化步馳實施，則彡成熱氧化層 二，其厚度大約200〜500埃。溝渠内侧氧化層715可以選自於呈有 熱魏層的化合物與高溫氧化（_)製輯軸。在㈣B圖中， 15 200832698 多晶矽層720是在高溫下所、、士 720具有晶粒組成外觀，成，且厚度為100微米。多晶石夕層 间不米結晶，以作為電荷島。熱氧化這個 Γ ，以進—步隔離鈍峨粒了㈣。在第10C圖 同先前所瓣驟可獅的步驟是刺擇的。如 刑能，以冲鈇crc^ · 了他方法貝細，例如在CVD中替換氣體輸入 1 /Sl’SlC)s的數層結構’其係與溝渠的壁與底部平 :層形成如同細的石夕島，其與溝渠的側壁與底表面平 二層彼此間具奴夠電荷搞合的能力β第咖圖中， ®:=化層73Q疋利用氧切填人溝渠中。在第1GE圖中，移除 L所描述，贿嶋自平坦，做步驟隨著 杜11A 11c圖’其係描述本發明之另—具體實施例的元 件'u冓衣&步驟剖視圖。步驟開始於提供—絲底，其具有 M+掺雜底面8〇5與—支胁基底8〇5上的N型蟲晶層⑽。 硬罩幕812形成於表面上，在硬罩幕姓刻後，進行一深次频刻步驟， 二形成數^個溝渠8彳4。—溝渠_氧化步驟被實施，以形成熱氧化層 5 ’其厚度大約200〜5〇〇埃。溝渠内側氧化層815可以選自於具^ 熱氧化層的化合物與高溫氧化（HT〇)製程所形成。在第HB圖/，、夢 由，解梦甲烧（SiH4) ’以形成料米級晶粒於溝渠814中 ，θ 在氧化腔室巾執行氧化步驟’以氧化料米級結晶咖。 晶胞的奈米級結構820也可沈積至腔室中，隨後溝渠是填二電性隔離 的石夕奈米級結晶82G 4第11C圖中，—小區域氧化層825 奈米級結晶82G。隨後_硬罩幕812的移除步驟與平坦化步驟的奋 施’以分離上表面’晶®製歸職著先前所述的基本製程步驟而二 成。 請參閱第12A〜12C圖，其係描述本發明之另一具體實施例的元 16 200832698 件結構製造步驟剖視圖。步驟開始於提供一石夕基底，且呈 極端的摻雜底面9〇5與一支撐於基底 型^曰f及 915，盆〜二m —溝渠内側氧化步驟被實施，以形成熱氧化層 尚溫氧化_)製程卿成。在第12B圖中， -祕销925係利用S丨0x層92〇所沈積形成，其中， 以在沈積製程後的退火步驟中能夠形成相對較大的夺料晶的二正 ==2與SlOx __驟’鄉成S|㈣奶與她層b咖 的^層。^後’小區域的S|〇2層93〇形成於表面且填入溝渠。 f中’執仃退火步驟，以形成大晶粒聊奈米級 乍 ，島，、其係均勻且隨意地分配於溝渠内。在第10C圖中，移除= 美Ζίί執行平坦化步驟，以使表面平坦。隨後，隨著先前所述的 基本步驟來完成晶圓製造過程。 、依據先前_述，本發明揭露—種製造半導體元件的方法。這個 =法包含有形成-隔離溝渠的步驟，此隔離溝渠由表面區域延伸穿過 間朝向底面，以提供—可控制的統雜，穿越财域。這個 方法更包結靖意且本社_地絲奈纽·結瘤填人隔離溝渠 的步驟’奈米級-結瘤係作為電荷島，供與中間區域電性_合，以連續 地且均句地分配電壓降（V〇|tagedr〇p)通過電流路徑。在一具體實施 ，中，利用分配的奈米級-結瘤填入隔離溝渠的步驟更包含有^積&矽 氧化物的步驟與富矽氧化物退火，以凝結奈米級_粒子。在一具體實施 例中^销已分配的奈米級-結瘤填入隔離的溝渠中的步驟更包含有沈 積一富鍺氧化物的步驟，且對f鍺氧化物進行退火，以凝結奈米級-粒 子。在另-具體實施例中，以以分配的奈米級-結瘤填入隔離溝渠的步 驟更包含有利用-介電層填入隔離溝渠的步驟並且植入Sj離子至隔離 溝渠中的介電層，隨後並進行退火。在一具體實施例中，以奈米級_結 17 200832698 1 真渠的步驟更包含扣—介電層填人隔離溝渠中並且植入 C渠中的介電層’再進行退火步驟。在-具體實施例 的半導itrr入隔離溝渠的步驟更包含有沈積—具有氧化物殼 以太米級二二晶利耻膠（aers〇i)步驟。在一具體實施例中， “ϊ福離賴的步驟更包含有以—轉_私_ 結瘤填料中誘發賴。在—具體實施例中，以奈米級· 隨後在车以好& -半導體材料填人隔離溝渠中， 中，以太㈣^巾誘發成核，以作為奈級·結瘤。在—具體實施例 中，隨=石2瘤填入隔離溝渠的步驟更包含魏積石夕於絕緣溝渠 一呈體ί=Ι核，以在料產生晶粒，作為奈米級·結瘤。在 晶奈級·鋪填福轉渠的步驟更包含有沈積多 晶石夕中誘隔離溝渠内的石夕進行推雜與退火，以在多 姓、r按5 S㈤粒作為奈米級_軸。在—具體實施例巾，以夺米級 的步㈣包含有轉埋科轉聽瘤私隔離 含有以將人#二二關巾以奈米級调填福離溝渠的步驟更包 料進行，隨後對填入於隔離溝渠中的介電材 叮疋仃退人步驟。在一具體實施例中， 步驟更包含有沈積晶種層於隔離溝渠中 離溝渠内形成奈米級·結瘤。在一具體實施^應用二粒形成步驟在隔 離溝渠的㈣更包含有於隔麟渠巾^ ^τ、級·結瘤填入隔 步驟’以在隔離溝渠中形成分離的晶粒，作為成氧化 實施例中，以奈米級-結瘤填入隔離溝渠的步^；、2瘤。在:具體 沈積多晶梦，隨後應用成核步驟，以在隔 有__渠中 作為奈米級_結瘤。卜成分離靜晶粒， 奈米級-結瘤。在-具體實_中，作為隔離溝渠中的 更包含有應用化學氣相沈積法以交替的氣體^與 18 200832698 隔離結構介於SiOx間的SiOx/Si〇2/S·丨Ox/Si〇2複合層結構，隨後進行 退火步驟，以形成奈米-結晶，作為隔離溝渠中的奈米級_結瘤。
如同先騎述之半導體元件與製程步驟，其具纽良的三維電荷 平衡’能夠提高元件的BV。作為奈米級-電荷島的奈米級_結晶晶粒 或者結瘤（nodules)是均勻分配的’以提供沿著溝渠路徑的電荷輕合。 更者’奈級電荷島在本發明巾是隔離的（介電f )或者隔離的粒子， 以減少漏電流’且埋置與分配電荷赫能力。在制過去已經被考慮 的使用SiPOS，那-種Μ後的半導體，用以提高電阻率以縮小漏^ 流，在本發明中是利用隔離者（介電質）來減少漏電流並且隔離 者介電層是被埋置有已分配的電荷儲存能力，在奈米級_電荷位置。木 發明的半導體元件目此為包含有具有情區域的表面與底部區域盆 提，可控_電性料通道，_於__巾埋置妹級.電荷位^ 使中間區域提供電容雜能’賤立穿财間區域的電容。 唯以上所述者，僅為本發明之較佳實施例而已，並非用來限 Γ凡依本_請細所述之特徵及精神所為之 均專k化或修飾，均應包括於本伽之中請專利範圍内。 【圖式簡單說明】 弟1A與1β圖係剖視圖與以r 一 ;述第-麵犧高隐表爾能囷細 ΐΓ第與係剖視圖_Rsp對應於崩溃電$表_性能圈表，《 描述弟一種傳統的祕直立式元件的結構* ㈣服，如p卵_枝來^
’、 圖係視圖與以RSP對庫於崩、眚雷龎矣-以A 第細絲島，如p如财絲^ 的 的性能圖表，以種傳\第的2=以Rsp對應於崩輸表示 弟一種傳統的南屋直立式元件的結構與性能，這 19 200832698 第二種傳統的高壓直立式元件係以氧化物旁通路徑場平板 (oxide-bypass field plate)的方式來實施。 二 第2G圖係傳統具有填入SiPOS之溝渠的第二種高壓直立式元件的剖 視圖。 第3A-1與第3Α·2圖係具有填入SiP0S之溝渠的第三種高壓元件的剖 視圖，此元件可作為三維電荷平衡元件。 第3Β·1與3B-2圖係第⑽與3A_2 _對應電路圖。 第3C-1與3C-2圖係一堆疊-輕合.二極體（SCD_dj〇de)元件的剖視 圖與對應的電路。 第3D圖係在-專利所揭露的咖_二極體實施的實際元件的剖視圖。 =4A 4A 1與4A-2圖係用以描述本發日月之結構特徵的元件剖視圖。 第5A至5HI1係本發明之元件的製作步驟的一具體實施例示意圖。 第6A至6E圖係本發明之元件的製作步驟的另一見體實施示意圖。 第7A至7D圖係本發明之元件的製作步驟的另一見體實施示意圖。 弟8A至8D圖係本發明之元件的製作步驟的另一謂實施示意圖。 至9E圖係本發明之元件的製作步 ϊ之元件的製作步‘二實施示意圖· 二另-具想實施示意圖= 【主要元件符號·】件㈣作步_一具_示意圖。 100直立式FET元件 105没極端 110 N型摻雜磊晶層 120介電材料 125奈米極電荷位置 205基底 210 N型磊晶層 20 200832698
212硬罩幕層 214溝渠 215熱氧化層 220矽 225氧化層 228局部氧化層 230閘極氧化層 235多晶矽閘極 240 P型本體區域 245源極區域 250 BPSG 層 260金屬層 305 N+摻雜底面 310 N型磊晶層 312硬罩幕 314溝渠 315熱氧化層 320摻雜區域 325氧化層 405 N+摻雜底面 410 N型磊晶層 412硬罩幕 414溝渠 415熱氧化層 420摻雜區域 425氧化層 505 N+摻雜底面 200832698 510 N型磊晶層 512硬罩幕 514溝渠 515熱氧化層 520晶種層 525晶粒
530氧化物層 605 N+摻雜底面 610 N型磊晶層 612硬罩幕 614溝渠 615熱氧化層 620多晶矽層 622氧化層 625氧化層 705 N+摻雜底面 710 N型磊晶層 712硬罩幕 714溝渠 715熱氧化層 720多晶石夕層 725氧化層 730氧化層 805 N+摻雜底面 810 N型磊晶層 812硬罩幕 814溝渠 22 200832698
815熱氧化層 820矽奈米級結晶 825氧化層 905 N+摻雜底面 910 N型磊晶層 912硬罩幕 914溝渠 915熱氧化層 920 SiOx 層 925 SI02 層

Claims (1)

  1. 200832698 十、申請專利範圍： 1· 一半導體元件，其包含有： 一頂面區域與一底面區域，以及一中間區域，其係位於該頂面區域 與該底面區域間；
    一可控制電流路徑，其係穿過該中間區域；以及 -隔離溝渠’其係由該區域穿過該中駆域朝向該底面區域延 伸，其中該隔離溝渠包含有隨意地且本質上均勻地分佈的奈米級 =瘤，其係作為電荷島，以與該中間區域電性耦合，而提供連 續地且均勻地分配一穿過該電流路徑的電壓降。 2.如申請專利範圍第彳項所述之半導體元件，其中： 作，該電荷島的該奈米級_結瘤係沿著該隔離溝渠與該中間區域在 二維方向電性耗合。 3’如申請專觀圍第1項所述之半導體元件，其巾： 乍為《亥電荷島的該奈米級·結瘤與該中間區域電性耦合，以沿著該 隔離溝乐深度分配一具有線性梯度降（丨^沉丨阳dec| dr〇p)的 電壓。 rt凊專利範圍第1項所述之半導體元件，其中·· 乍為該電街島的該奈米級_結瘤更包含有在一 氧化物基質内的奈米 級-結晶。 5 ΐ:請專，圍第1項所述之半導體元件，其中： ，該電荷島的該奈米級-結瘤更包含有在一氧化物基質内植入的 金屬粒子。 6β 專:範圍第1項所述之半導體元件，其中： 二該電荷島的該奈米級-結瘤更包含有在一氧化物基質内的成核 7導體材料或者半導體粒子。 1項所述之半導體元件，其中： h電何島的該奈米級_結瘤更包含有在一氧化物基質内的成核 24 200832698 碎粒子。 δ·如申請專利範圍第1項所述之半導體元件，其中： 作為該電荷島的該奈米級·結瘤更包含有由經過退火處理後之多晶 矽中所產生的大矽晶粒。 9.如申請專利範圍第1項所述之半導體元件，其中： 該隔離溝渠係設置在該半導體元件的一主動晶胞内。 1〇·如申請專利範圍第1項所述之半導體元件，其中：
    該隔離溝渠係設置在一主動晶胞内介於該半導體元件的本體區域 間。 11. 如申請專利範圍第1項所述之半導體元件，其申： 該隔離溝渠係設置在該半導體元件的一主動區域的一本體區域内。 12. 如申請專利範圍第1項所述之半導體元件，其中： 該中間區域更包含有數個磊晶區域。 13·如申請專利範圍第1項所述之半導體元件，其中： 該中間區域更包含有數個磊晶區域，其具有由該底面區域朝該頂面 區域逐漸增加的掺雜濃度。 14·如申請專利範圍第1項所述之半導體元件，其更包含有： 直立式FET (场效應電晶體）元件。 15·如申請專利範圍第1項所述之半導體元件，其中： 一直立式MOSFET (金屬氧化物半導體場效應電晶體）元件。 16·如申請專利範圍第1項所述之半導體元件，其更包含有·· —直立式JFET (接面場效應電晶體）元件。 17.如申請專利範圍第1項所述之半導體元件，其更包含有： 一直立式S〖T (靜態感應電晶體）元件。 18·如申請專利範圍第1項所述之半導體元件，其更包含有： 一直立式iGBT (隔離閘極雙極電晶體）元件。 19.如申請專利範圍第1項所述之半導體元件，其更包含有·· 25 200832698 一雙極元件。 20_如申請專利範圍第1項所述之半導體元件，其更包含有： 一蕭特基二極體。 21_如申請專利範圍第1項所述之半導體元件，其更包含有： 一接面二極體。 22·如申請專利範圍第1項所述之半導體元件，其更包含有·· 一 BJT (雙極接面電晶體）元件。 23.如申請專利範圍第1項所述之半導體元件，其中：
    作為電荷島之奈米級-結瘤更包含有已成核之矽粒子或者晶粒在一 氧化物基質中。 24·如申請專利範圍第1項所述之半導體元件，其中： 作，電荷島之奈米級-結瘤更包含有已成核之矽粒子或者晶粒在一 氧化物基質中，其係在溫度高於1〇〇(rc的情況下對一富矽層進 行退火所形成。 曰 25·如申請專利範圍第1項所述之半導體元件，其中： 作為電荷島之奈米級-結瘤更包含有已成核之矽粒子或者晶粒在一 絕緣物基質中。 如申請專利範圍第1項所述之半導體元件，其中： 作為電何島之奈米級·結紐包含有已成核财粒子或者晶粒在一 、、邑基質中，已成核的石夕粒子或者晶粒係由包含有一氮化石夕、 一氮氧化矽或者一二氧化矽所組成。 26. 27. 一種製造半導體元件的方法，其包含有： 形隔離溝渠，其係由一頂表面穿過—中間區域朝向—底面區域 伸’以提供—穿過該中·_可控制電流路徑； 上均句分佈方式將作為電荷島的奈米級'结瘤填入 以與該_域電性齡’來直接地與均句地分 配穿過該電流路徑的電壓降。 26 200832698 28·如申請專利範圍第π項所述之方法，其中·· 於該隔離溝渠中填入該已分散之奈米級 一富矽氧化物並且對該富魏化物 、竭更^有沉積 粒子的步驟。 魏物進订退火，以凝結產生奈米級 29.如申請專利範圍第27項所述之方法，其中： 於該隔離溝财填人該已分散之奈米級_'結 二職親峨彳爾观==
    30. 如申明專利範圍弟27項所述之方法，甘中· 於該隔離溝渠中填入該已分散之奈米級_結瘤的步驟更包含有下列 步驟，填人—介電·於雜轉巾並謂位簡_溝渠中的 該介電材料進打-石夕離子植入，隨後進行一退火製程。 31. 如申請專利範圍第27項所述之方法，其中： & 於該隔離溝渠中填入該已分散之奈米級名瘤的步驟更包含有下列 步驟《，將-介電材料填入於該隔離溝渠中並且對位於該隔離溝渠 中的該介電材料進行一鍺離子植入，隨後進行一退火製程。 32_如申請專利範圍第27項所述之方法，其中： 於該隔離溝渠内填入該已分散之奈米級-結瘤的步驟更包含有下列 步驟，將一介電材料填入於該隔離溝渠中並且植入一半導體離子 於位於該隔離結構中的該介電材料，隨後進行一退火製程。 33·如申請專利範圍第27項所述之方法，其中： 於該隔離溝渠内填入該已分散之奈米級-結瘤的步驟更包含有沉積 具有氧化物殼體的半導體奈米級_結晶的步驟，其係利用氣膠製 程。 34·如申請專利範圍第27項所述之方法，其中： 於該隔離溝渠内填入該已分散之奈米級-結瘤的步驟更包含有下列 步驟，於該隔離溝渠内沉積一導電材料，隨後在該導電材料内引 27 200832698 起成核反應。 35. 如申請專利範圍第27項所述之方法，其中： 於該隔離溝渠中填入該已分散之奈米級-結瘤的步驟更包含有下列 步驟，將一半導體材料填入於該隔離溝渠中，隨後於該半導體材 料中引起成核反應’以在該半導體材料中產生晶粒，作為該奈米 級-結瘤。 36. 如申請專利範圍第27項所述之方法，其中：
    於该隔離溝渠中填入该已分散之奈米級-結瘤的步驟更包含有下列 步驟，沉積一矽材料於該隔離溝渠中，隨後於該矽材料中進行成 核反應’以在該石夕材料中產生晶粒，作為該奈米級_結瘤。 37. 如申請專利範圍第27項所述之方法，其中： 於該隔離溝渠中填入該已分散之奈米級-結瘤的步驟更包含有下列 步驟，將一多晶矽材料填入於該隔離溝渠中，隨後對在該隔離溝 渠中的該多晶石夕材料進行摻雜與退火，以在該多晶石夕材料中產生 晶粒’作為該奈米、級-結瘤。 38·如申請專利範圍第27項所述之方法，其中： 於該隔離溝渠中填入該已分散之奈米級-結瘤的步驟更包含有於該 隔離溝渠中填入已埋置的半導體結瘤的步驟。 39.如申清專利範圍第27項所述之方法，盆中： 於該隔離縣+填人該已分散之麵級賴的㈣更包含有下列 步驟’將一介電材料填入於該隔離溝渠中，隨後對位於該隔離溝 渠内的該介電材料進行一退火步驟。 40_如申請專利範圍第27項所述之方法，其中： 於該隔離縣巾填人該已分散之奈米級鲁賴㈣更包含有下列 步驟’於該隔離溝渠中沉積晶種層，隨後利用晶粒形成步驟，以 在該隔離溝渠中形成該奈米級_結瘤。 41_如申5青專利乾圍第27項所述之方法，其中： 28 200832698 於該隔離溝渠中填入該已分散之奈米級·結瘤的步驟更包含有下列 步驟，將一矽材料填入於該隔離溝渠中，隨後利用晶粒形成步驟 在該隔離溝渠内形成隔離開的晶粒，以作為該奈米級-結瘤。 42.如申請專利範圍第27項所述之方法，其中： 於該隔離溝渠中填入該已分散之奈米級-結瘤的步驟更包含有下列 步驟，將一多晶矽材料填入於該隔離溝渠中，隨後應用一成核步 驟’以在該隔離溝渠内形成隔離的石夕晶粒，作為該奈米級_結瘤。 43·如申請專利範圍第27項所述之方法，其中： -
    於該隔離溝渠中填入該已分散之奈米級·結瘤的步驟更包含有利用 氣溶膠將矽奈米級·結晶填入於該隔離溝渠中，作為該隔離溝渠 中的該奈米級-結瘤。 44·如申請專利範圍第27項所述之方法，其中·· 於该隔離溝渠中填入該已分散之奈米級-結瘤的步驟更包含有下列 步驟，應用一化學氣相沉積法（CVD)步驟與交替氣體型態與定 量，來沉積SIOx/Si〇2/SiOx/Si〇2之多層結構，其在談Si〇x層 間具有絕緣層，P遺後進行-退火步驟，以在該隔離溝渠内形成石夕 奈米級-晶粒，作為該奈米級-結瘤。 45· —種半導體結構，其包含有： -頂面區域與-底面區域，以及-設置於_面區域與該底面 間的中間區域； ‘ 可控制的電流路徑，其係穿過該中間區域；以及 溝渠，其侧壁填充絕緣層，該_由該頂面區域穿過該中間區域 朝向該底面區域延伸，其中該隔離溝渠包含有隨意地且 勻地分佈的奈級_結瘤來作為錢_島_賴下二 區域接觸，以與該中·_成電賴合，錢續 地八: 通過該電流路徑的一電壓降。 刀- 29
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