TW200418261A - Ring oscillator having a stable output signal without influence of MOS devices - Google Patents

Description

1 200418261 五、發明說明（1) 發明所屬之技術領域 明提供—種環狀震盪器，尤指-種輸出時脈不 文金屬氧化半導體之元件特性影響的環狀震盪器。 先前技術 在現代化的資訊社會，用來處理數位資料的數位 統，都要使用時脈來統一、協調數位資料傳播、處理的 時序過程，所以用來產生時脈的震盪器已經成為現代數 位電路中最重要的基礎電路之一。另外，一般的通訊系 統、光碟機、硬碟機等的訊號處理電路中，也經常在其 鎖相回路（phase lock l〇op， PLL)中運用到壓控震i ’器 (Voltage-Controlled Oscillator, VC0)，以便用電 ^ 來控制壓控震盪器產生時脈的週期、頻率。隨著數位訊 號傳播、處理的速度加快，能產生高頻（短週期）時脈 的震盪器，也成為業者研發的重點之一。 請參閱圖一，圖一為習知環狀震盪器1 〇的示意圖。 環狀震盪器10包含有複數個延遲單元（圖一顯示三個延 遲單元12a、12b、12c作代表），其係以串接方式形成_ 迴路（closed loop)，延遲單元12a、12b、12c的運作 類似於反相器（inverter)，用來使輸入端IP1、IP2、 IP3與相對應輸出端0P1、〇P2、0P3的訊號對應相反的邏

200418261

五、發明說明（2) ϊ ΐ ,來說，當輸入端1P1為高準位時’則相對應 ί ΐ ^ i i準位，相反地，當輸人端IP1為低準位時， 、 二輸出端則為高準位。環狀震蘯器1 〇的操作簡述

如下’當延遲單元i 2 a的輸入端I p丨為高準位時，延遲單 =12a的輸出端〇pl則為低準位，由於延遲單元12a之輸出 端ορι係連接於延遲單元12b之輸入端IP2，因此延遲單元 12b之輸入端IP2成為低準位，而使延遲單元12b之輸出端 〇P2成為高準位。同樣地，由於延遲單元12b之輸出端0P2 係連接於延遲單元12C之輸入端ip3，因此延遲單元12(：之 輸入I P 3會成為低準位而驅使延遲單元1 2 c之輸出端〇 p 3 對應於低準位，請注意，延遲單元丨2c之輸出端〇ρ3係連 接f延遲單元12 a之輸入端ιΡ1，且輸入端IP1的初始狀態 為高準位，然而，當延遲單元12a、12b、12c均運作後會 因為迴路的連接方式而使延遲單元12a之輸入端IP丨轉變 為低準位。若每一延遲單元12a、12b、12 c之輸出端接收 到輸入訊號至與輸入端輸出反相輸出訊號之間需要一延 遲時間Td，因此，由上面敘述可知每一延遲單元12a、

12b、12c之輸出端與輸入端的訊號準位每隔三段延遲時 間3 * T d後會產生準位轉變（ievei transition)，亦即 高低準位互換，所以環狀震盪器丨〇所產生的震盪時脈訊 號Fo的週期即為6*Td。此外，控制電壓Vc可用來調整每 一延遲單元1 2a、1 2b、1 2c的延遲時間Td，因此經由控制 電壓V c的電壓值調整即可控制環狀震盪器丨〇輸出之時脈 訊號F 〇的週期。

第7頁 200418261 五、發明說明（3) 請參閱圖二，圖二為圖一所示之延遲單元12 a的示意 圖。延遲單元1 2a包含有複數個p型金屬氧化半導體電晶 體(p-channel metal oxide semi conductor transistor，PMOS transistor) 14a、14b，以及複數個 n型金屬氧化半導體電晶體（n-channel metal oxide semiconductor transistor， NMOS transistor) 16a' 相匹配 雜濃度（ 度比例（ 相匹配。 source) 1 6 b，電晶體1 4 a、1 4 b、1 6 a、1 6 M系經由互補金屬氧化半 導體（CMOS)製程所形成，其中電晶體14a、16a係為互 知m：和r match)而對應相同的元件特性，例如相同的參 doping concentration)，相同的通道寬度/長 W/L ratio)等，此外，電晶體14b、16b亦為互 電晶體1 4 a、1 6 a係用來做為電流源（c u r r e n t ，亦即電晶體14a、16a係操作於飽和區 saturation)，因此當一控制電壓Vcl輸入電晶體Ua 的閘極（gate)時會產生一固定的參考電流！卜其電流 方向為電壓源V d d (南電壓準位）流向電晶體1 4匕，同樣 地，當一控制電壓V c 2輸入電晶體1 6 a的閘極時會產生三 固定的參考電流12’其電流方向為電晶體丨⑽流3壓"； Vss(低電壓準位）。延遲單元i2a的操作簡述如//源 輸入端I P1為咼準位，因此電晶體i 6b開啟而電晶 為關閉’因此參考電流12會對輪出端〇1>1進行放電 ’、 (discharging)而使其為低準位，如前所述，合 7L 1 2 C操作時會使延遲早7G 1 2 a的輸入端i p丨產生位準轉

200418261 五、發明說明（4) 變，因此當輸入端I P1由高準位轉變為低準位後，電晶體 1 4 b開啟而電晶體1 6 b係為關閉，所以參考電流11開始對 輸出端0P1進行充電（charging)而使其為高準位，亦即 電晶體14b、16b係用來做為開關電路以依據輸入端ιρι的 電壓準位決定輸出端0P1需進行充電或放電而使輸出端 0P1的電壓準位與輸入端IP1的電壓準位相反。此外，參 考電流11、I 2的大小會影響延遲時間Td，當參考電流11 的電流值較大，則參考電流I 1提升輸出端〇p 1之電壓的速 度越快，同樣地，當參考電流I 2的電流值較大，則參考 電流I 2降低輸出端OP 1之電壓的速度亦越快，而參考電流 11、I 2的大小係由控制電壓V c 1、V c 2所調整，所以如圖 一所示，控制電壓Vc可用來調整延遲時間Td而改變時脈 訊號Fo的週期。 然而，對於電晶體1 4 a、1 6 a而言，其元件特性會隨 著環境溫度，電壓源Vdd、Vss等因素而產生變動，舉例 來說，當環境溫度上升時，電晶體1 4 a、1 6 a中電子的遷 移率（mob i 1 i ty)較大，因此於相同閘極-源極偏壓下， 參考電流I 1、I 2的電流值會隨著環境溫度上升而增加， 因此造成時脈訊號Fo的週期變短，相反地，當環境溫度 降低時，電晶體1 4 a、1 6 a中電子的遷移率較小，因此於 相同閘極-源極偏壓下，參考電流I 1、I 2的電流值會隨著 環境溫度降低而減少，因此造成時脈訊號Fo的週期變 長，所以，環境溫度的變動會造成習知環狀震盪器1 〇輸

200418261

五、發明說明（5) 出的時脈訊號Fo不穩，亦即時脈訊號Fo的頻率會偏離預 定值。另外，當電壓源Vdd、Vss的電壓值不穩定而產生 變動時，亦會造成閘極_源極偏壓改變而使參考電流I卜 I 2的電流值改變，同樣地，時脈訊號F 〇的週期亦會隨之 變動而偏離預定值，總而言之’電晶體1 4 a、1 6 a本身的 元件特性會影響時脈訊號F 0的頻率而使習知環狀震盪器 1 0無法產生穩定的時脈訊號F 0。 發明内容 因此本發明之主要目的在於提供一種輸出時脈不受 金屬氧化半導體之元件特性影響的環狀震盪器，以解決 上述問題。 本發明之申請專利範圍提供一種環狀震盪器（r i n g oscillator)之偏壓電路，用來驅動該環狀震盪器輸出 一預定週期之時脈訊號。該環狀震盪器包含有複數個延 遲單元（delay cell) ’其係以串接方式連接兩相鄰延 遲單元之輸出端與輸入端，且該複數個延遲單元中第一 個延遲單元之輸入端係電連接於該複數個延遲單元中最 後一個延遲單元之輸出端。每一延遲單元包含有一第一 驅動電晶體用來輸出一第一偏壓電流以驅動該延遲單元 之輸出端之電壓對應於一第一邏輯準位，一第二驅動電 晶體用來輸出一第二偏壓電流以驅動該延遲單元之輸出

第10頁 200418261 五、發明說明（6)

端之電壓對應於一第二邏輯準位，以及一開關電路，電 連接於該第一電晶體與該第二電晶體，用來依據該延遲 單元之輸入端之電壓決定該延遲單元之輸出端係電連接 於該第一驅動電晶體或該第二驅動電晶體。該偏壓電路 包含有至少一第一負載單元，其包含有至少一 p-n接面 (P-n junction)，至少一第二負載單元，其包含有至 少一 ρ-η接面，該第二負載單元之p — n接面之面積不等於 該第一負載單元之p — n接面之面積，一第一參考電路，至 少一電阻，電連接於該第二負載單元之p — n接面，以及一 第二參考電路。該第一參考電路包含有一第一電流鏡電 路’電連接於該第一負載單元之p-n接面，以及一第一電 流鏡電路，對稱於該第一電流鏡電路，並以電流鏡方式 連接於該第一電流鏡電路而使第一、二電流鏡電路可分 別輸出相同電流至第一、二負載單元。該第二參考電路 係以電流鏡方式連接於該第一參考電路，用來使該第一 參考電路傳輸之電流與該第一、二電流鏡電路傳輸之電 流對應一第一預定比例。該第一參考電路係以電流鏡方 式連接每一延遲單元之第一驅動電晶體以控制該第一偏 壓電流與該第一、二電流鏡電路傳輸之電流對應一第二 預疋比例，以及該第二參考電路係以電流鏡方式連接母 一延遲單元之第二驅動電晶體以控制該第二偏壓電流與 該第一、二電流鏡電路傳輸之電流對應一第三預定比 例0

第11頁 200418261 五、發明說明（7) 實施方式 請參閱圖二’圖三為本發明環狀震盪器3〇的電路示 意，:壞狀震盪器30包含有一偏壓電路32以及複數個延 遲單元（delay cell) 34。每一延遲單元34係以串接方 式形成一迴路’延遲單元34包含有複數個電晶體36a、 36b、38a、38b、40’其中電晶體36a、36b係為p型金屬 氧化半導體電晶體’而電晶體38a、38b、4〇係為n型金屬 氧化半導體電晶體’而電晶體4〇之源極與汲極互相電連 接’因此電晶體4 0之閘極與源極與汲極之間具有一氧化 層’因此電阳體40的運作等效於一電容（capac丨tor)。 偏壓電路32包含有複數個電晶體42a、42b、44a、44b、 46、48，兩雙載子接面電晶體（bipolar junctiori transistor, BJT) 50、52，以及一電阻 54。本實施例 中’電晶體42a、42b、44a、44b、46、4 8均操作於飽和 區（saturation region)，且電晶體42a、42b互相匹配 而對應相同元件特性，以及電晶體4 4 a、4 4 b亦互相匹配 而對應相同元件特性，電晶體4 4 a之閘極分別電連接於其 汲極與電晶體44b之閘極，因此形成一電流鏡（current m i r r 〇 r)，同樣地，電晶體4 2 a、4 2 b、4 6亦形成電流鏡 的連接方式。此外，每一延遲單元3 4與偏壓電路之間亦 包含有電流鏡的連接方式，例如電晶體3 6 a與電晶體4 2 b 之間的連接，以及電晶體38b與電晶體48之間的連接。偏 壓電路3 2的運作敘述如下，於本實施例中，雙載子接面

200418261 五、發明說明（8) 電晶體5 0、5 2係為p - η - ρ型，其射極（e m丨11 e r )與基極 (base)之間的p-n接面面積不相同，因此兩者的射極一 基極跨壓V b不同，其中雙載子接面電晶體5 〇的射極與基 極之間的ρ-η接面面積小於雙載子接面電晶體52的射極與 基極之間的ρ-η接面面積，所以當雙載子接面電晶體5〇、 5 2均導通相同電流時，雙載子接面電晶體5 〇之射極-基極 跨壓Vbe會大於雙載子接面電晶體5 2之射極-基極跨壓ν be， 由於電晶體44a、44b係互相匹配且以電流鏡方式連接， 並同時操作於飽和區，因此依據算式（1) ： ld^Kn{Vgs^Vl)2 ，其中Id係為導通電流，Kn係為傳導係數（conduct i〇n parameter) ，Vgs係為閘極-源極跨壓，以及vt係為臨界 電壓（threshold voltage)。所以，當參考電流等於 參考電流II而均為電流值I時（10=11 = 1) ，Vgs(44a)會等 於Vgs由於電晶體44a的閘極電連接於電晶體44b的 閘極’因此Vg(44a會等於Vg (44b)， 亦即表示電晶體44a、44b 的源極電壓相同（Vs (44a)=Vs (4似），此外，雙載子接面電 晶體50、52之集極（collector)同時電連接於電壓源 Vss (低電壓準位），因此雙載子接面電晶體5〇之射極一 基極跨壓V be( 5(〇會等於雙載子接面電晶體5 2之射極—基極 跨壓Vbe(⑵與電阻54 (其阻值為R)之兩端跨壓之和，亦 即算式（2) : V be( 5G) = V be( 52) + I *R，由於習知雙載子接面 電晶體之射極-基極跨壓Vb瓞等於Vt*ln(I/Is)，其中Is 係為飽和電流值（saturation current)，其為雙載子

第13頁

V 200418261 五、發明說明（9) 接面電晶體本身的元件特性而與射極與基極間p — n接面面 積成正比’而Vt係為熱電壓（thermal voltage)，其可

k*T 表示為 7’其中k係為波兹曼常數（Boltzmann，s constant) ’ τ係為絕對溫度（absolute temperature )’而Q係為電子的相對應電量，所以vt的數值會隨著溫 度變化，因此算式（2)可表示為算式（3)： Vt*ln(I/ISl)= vt*ln(I/Is2) + I*R，其中 Is與 Is# 分別

為雙載子接面電晶體5 0、5 2的飽和電流值，若以 ¥來 代替V t，且電阻5 4之阻值R會隨著溫度而改變，亦即電阻 5 4之阻值可表示為{^1+1^^)，其中1^係為電阻54的溫 度係數，當Tc為正值，則對應正溫度係數的電阻54會隨 著溫度上升而增加其阻值，相反地，當T c為負值，則對 應負溫度係數的電阻5 4會隨著溫度上升而降低其阻值， , „ ^ Λμ)\ 因此算式（3)可另表示為鼻式（4) ： 一"R{i + Tc*T)一 。 由算式（4)可知參考電流I 0、I 1的電流值I與溫度T有關 而會受溫度影響，本實施例中係使用正溫度係數的電阻 5 4 ’因此可用來補償熱電壓V t受溫度影響的程度，舉例 來說，當溫度T上升時，熱電壓V t會增加，同時電阻5 4之

阻值亦因為溫度上升而增加，因此電流值I的實際變動幅 度會受電阻5 4補償而減小，同樣地，當溫度T下降時，熱 電壓V t會減小，同時電阻5 4之阻值亦因為溫度下降而降

第14頁 200418261 五、發明說明（10) 低，因此電流值I的實際變動幅度亦會受電阻5 4補償而減 小，換句話說，本實施例可產生穩定的電流值I。 由於電晶體46與電晶體42b係以電流鏡方式連接，因 此參考電流11與參考電流I 2之間會對應一預定比例，舉 例來說，若電晶體46與電晶體42b的元件特性相同，亦即 電晶體46與電晶體42b互相匹配，則參考電流I 2之電流值 會於參考電流11之電流值相同，若電晶體46與電晶體42b 不匹配，例如電晶體46之通道寬度/長度比例（W/L ration)為電晶體42 b之通道寬度/長度比例的兩倍，則 參考電流I 2之電流值亦會是參考電流11之電流值的兩 倍。此外，延遲單元34的電晶體38b與偏壓電路32的電晶 體4 8亦以電流鏡方式連接，因此依據電晶體3 8 b、4 8之間 的元件特性可決定參考電流I 4之電流值與參考電流I 2之 電流值間的比例關係’同樣地’延遲早元3 4的電晶體3 6 a 與偏壓電路3 2的電晶體4 2 b亦以電流鏡方式連接，因此依 據電晶體36a、42b之間的元件特性可決定參考電流13之 電流值與參考電流11之電流值間的比例關係。由於延遲 單元3 4的電晶體3 6 a、3 8b係操作於飽和區’因此電晶體 3 6 a、3 8 b可做為電流源而分別提供參考電流I 3、1 4。如 上所述，參考電流I 3之電流值受參考電流11之電流值所 控制，另外，參考電流I 4之電流值受參考電流1 2之電流 值所控制，而參考電流1 2之電流值又受參考電流11之電 流值所控制’換句話說’參考電流11、I 〇的電流值I控制

第15頁 200418261 五、發明說明（11) 了參考電流Ϊ 3、14的大小’如算式（4)所示，電流值Ϊ 僅會隨溫度改變而不會受環狀震盪器3 0中各金屬氧化半 導體的輸入/輸出電壓變化或其元件特性變動的影響，當 電流值I因為電阻5 4的補償作用而保持穩定，即使延遲單 元34中的電晶體36a、38 b產生元件特性變動（例如電子 遙移率增加或降低），參考電流I 3、I 4仍然會維持不 變，或者即使環狀震盪器30的電壓源Vdd、Vss的電壓準 位不穩而變動’參考電流I 3、I 4仍然會維持不變。因 此，當輸入^ ΪΡ1為南準位時’電晶體38 a導通，所以電 晶體4 〇之閘極所累積的電荷經由參考電流I 4而導入電壓 源Vss (低電壓準位），而輸出端OP1會對應低準位，反 之，當輸入^ 為低準位時，電晶體36b導通，因此經 由參考電流I 3而使電壓源Vdd (高電壓準位）開始對電晶 艘4〇之閘極進行充電而累積電荷，所以輸出端OP1會對應 高準位，由於參考電流I 3、I 4之電流值不受金屬氧化半 導艘電晶體的元件特性影響，因此每一延遲單元3 4所對 典的延遲時間係為定值而使環狀震盪器3 0輸出的時脈訊 ^ F 〇穩定地對應一預定頻率。 請參閱圖四至圖八’圖四至圖八分別為圖三所示之 偏壓電路3 2的等效電路示意圖。圖四所示之偏壓電路60 與圖三所示之偏壓電路32類似’唯一的不同處在於偏壓 電路6 0使用η - p - η型的雙載子接面電晶體6 2、6 4取代原先 圖三所示之偏壓電路32所使用的ρ-η-ρ型的雙載子接面電

200418261 五、發明說明（12) 晶 —體5 0、5 2，其中雙載子接面電晶體6 2的基極—射極所對 應的p - η接面面積與雙載子接面電晶體6 4的基極—射極所 對應的ρ-η接面面積不同，因此於相同導通電流下，兩者 對應不同的壓差，而偏壓電路6 〇的操作原理與偏壓電路 32才一目同:因此不再重複贅述。圖五所示之偏壓電路7〇與 圖三所示之偏壓電路32類似，唯一的不同處在於偏壓/電 路70使用二極體（di〇de) 72、74取代原先圖三所示之偽 壓電路32所使用的p-n-p型的雙載子接面電晶體5〇、52, 其中二極體72的p-n接面面積與二極體74的p- 此於相同導通電流下，兩者對應不同的壓差，、 路二0的操作原理與偏壓電路32相同，因此不再 路 80、90 壓電路32 壓源V d d、 壓電路32 圖-七，同以及圖八所分別顯示的偏壓電 二目二/ 以及圖五所分別顯示的偏 6 0 70相似，偏壓電路8〇、9〇、1〇〇係改變電 nm間的連接位置，舉例來說，偏 60、70中’電壓源Vdd電連接於雷曰驊Μ 42b，而於偏壓電路8〇、9〇、1〇〇中 電曰曰體42a、 於電晶體42a、42b，偏壓Φ @ 8Π、Qn、=電壓源Vss連接 施例係使用正溫度係數的電阻 度上升時快速地增加其:^震盪器30於溫 下降時快速地降低其時率因

200418261 五、發明說明（13) 度係數的電阻54來達成上述目的。請注意，延遲單元34 的參考電流I 3、I 4係由電流值I (算式（4))所控制與 設定，參考電流I 3、I 4與金屬氧化半導體的元件特性或 電壓源的輸出準位無關。 相較於習知環狀震盪器，本發明環狀震盪器係應用 ρ -η接面本身具有的能帶差（band gap)，並透過兩ρ -η接 面面積不同的負載單元（二極體或雙載子接面電晶體） 所造成的不同壓降來產生一偏壓電流，並且另使用一正 溫度係數的電阻來補償溫度對該偏壓電流的影響，同時 使用該偏壓電流與電流鏡電路來產生延遲單元所需的參 考電流，因此該參考電流不會因為環狀震蘯器中金屬氧 化半導體的元件特性改變而受影響，亦即本發明環狀震 盪器可輸出穩定的時脈訊號。 以上所述僅為本發明之較佳實施例，凡依本發明申 請專利範圍所做之均等變化與修飾，皆應屬本發明專利 之涵蓋範圍。

200418261 圖式簡單說明 圖示之簡單說明： 圖一為習知環狀震盪器的示意圖。 圖二為圖一所示之延遲單元的示意圖。 圖三為本發明環狀震盪器的電路示意圖。 圖四至圖八分別為圖三所示之偏壓電路的等效電路 不意圖。 圖示之符號說明：

1 〇、3 0 環狀震盪器 12a、 12b、 12c、 34 延遲單元 14a、 14b、 16a、 16b、 36a、 36b、 38a、 38b、 40、 42a、 42b、 44a、 44b、 46、 48 電晶體 32、 60、 70、 80、 90、 100 偏壓電路 5 〇、5 2 雙載子接面電晶體 54 電阻

第19頁

Claims (1)

1. 200418261 六、申請專利範圍 1. 一種環狀震盪器（ring oscillator)之偏壓電路， 用來驅動該環狀震盪器輸出一預定週期之時脈訊號，該 環狀震盈器包含有複數個延遲單元（delay cell)，其 係以串接方式連接兩相鄰延遲單元之輸出端與輸入端， 且該複數個延遲單元中第一個延遲單元之輸入端係電連 接於該複數個延遲單元中最後一個延遲單元之輸出端， 每一延遲單元包含有： 一第一驅動電晶體，用來輸出一第一偏壓電流以驅 動該延遲單元之輸出端之電壓對應於一第一邏輯準位； 一第二驅動電晶體，用來輸出一第二偏壓電流以驅動該 延遲單元之輸出端之電壓對應於一第二邏輯準位；以及 一開關電路，電連接於該第一電晶體與該第二電晶 體，用來依據該延遲單元之輸入端之電壓決定該延遲單 元之輸出端係電連接於該第一驅動電晶體或該第二驅動 電晶體； 該偏壓電路包含有： 至少一第一負載單元，其包含有至少一 Ρ-η接面 (ρ-n junction); 至少一第二負載單元，其包含有至少一 ρ-η接面，該 第二負載單元之ρ-η接面之面積不等於該第一負載單元之 ρ - η接面之面積； 一第一參考電路，其包含有： 一第一電流鏡電路，電連接於該第一負載單元之ρ-η 接面，以及

   200418261 * -ί 六、申請專利範圍 一第二電流鏡電路，對稱於該第一電流鏡電路，並 以電流鏡方式連接於該第一電流鏡電路而使第一、二電 流鏡電路可分別輸出相同電流至第一、二負載單元； 至少一電阻，電連接於該第二負載單元之ρ-η接面以 及該第二電流鏡電路之間；以及 一第二參考電路，以電流鏡方式連接於該第一參考 電路，用來使該第二參考電路傳輸之電流與該第一、二 電流鏡電路傳輸之電流對應一第一預定比例； 其中該第一參考電路係以電流鏡方式連接每一延遲 單元之第一驅動電晶體以控制該第一偏壓電流與該第 一、二電流鏡電路傳輸之電流對應一第二預定比例，以 及該第二參考電路係以電流鏡方式連接每一延遲單元之 第二驅動電晶體以控制該第二偏壓電流與該第一、二電 流鏡電路傳輸之電流對應一第三預定比例。 2. 如申請專利範圍第1項所述之偏壓電路，其中該第二 負載單元之ρ-η接面之面積係大於該第一負載單元之ρ-η 接面之面積。 3. 如申請專利範圍第1項所述之偏壓電路，其中該電阻 之阻值（resistance)會隨著其操作溫度而增加。 4. 如申請專利範圍第1項所述之偏壓電路，其中該電阻 之阻值（r e s i s t a n c e)會隨著其操作溫度而減少。

   第21頁 200418261 六、申請專利範圍 5. 如申請專利範圍第1項所述之偏壓電路，其中該第一 負載單元係為一二極體（diode)。 6. 如申請專利範圍第1項所述之偏壓電路，其中該第二 負載單元係為一二極體（diode)。 7. 如申請專利範圍第1項所述之偏壓電路，其中該第一 負載單元係為一雙載子接面電晶體（bipolar junction transistor, B J Τ) ο 8· 如申請專利範圍第7項所述之偏壓電路，其中該雙載 子接面電晶體係為p-n-p型，該雙載子接面電晶體之集極 (collector)電連接於其基極（base)，該雙載子接面 電晶體之射極（emitter)電連接於該電阻。 9 · 如申請專利範圍第7項所述之偏壓電路，其中該雙載 子接面電晶體係為η-p-n型，該雙載子接面電晶體之集極 (collector)電連接於其基極（base)，該集極電連接 於該電阻。 1 0 ·如申請專利範圍第1項所述之偏壓電路，其中該第二 負載單元係為一雙載子接面電晶體（bipolar junction transistor, BIT)。

   第22頁 200418261

   六、申請專利範圍 11 ·如申請專利範圍第1 〇項所述之偏壓電路，其中該雙 載子接面電晶體係為p-n-p型，該雙載子接面電晶體之集 極（collector)電連接於其基極（base)，以及該雙載 子接面電晶體之射極（emitter)電連接於該第二電流鏡 電路。 1 2 ·如申請專利範圍第1 〇項所述之偏壓電路，其中該雙 載子接面電晶體係為n-p-n型，該雙載子接面電晶體之集 極（collector)電連接於其基極（base)，以及該雙載 子接面電晶體之集極電連接於該第二電流鏡電路。 1 3 ·如申請專利範圍第1項所述之偏壓電路，其中該第 一、二電流鏡電路分別包含有至少一 p型金屬氧化半導體 (ρ-channel metal oxide semi conductor transistor, PMOS transistor)電晶體以及至少一 n型金屬氧化半導 體電晶體（η-channel metal oxide semiconductor transistor， NMOS transistor) 〇 1 4 ·如申請專利範圍第1 3項所述之偏壓電路，其中該第 一電流鏡電路之η型金屬氧化半導體電晶體之閘極（ga t e )係電連接於該第二電流鏡電路之n型金屬氧化半導體電 晶體之閘極，且該第一電流鏡電路之η型金屬氧化半導體 電晶體之汲極（dr a i η)係電連接於該第一電流鏡電路之

   第23頁 200418261 六、申請專利範圍 η型金屬氧化半導體電晶體之閘極。 路 電 壓 偏 之 述 所 閘 之 體 晶 ^¾ 體 導 半 匕 項彳 3氧 IX 第7 金 圍 範嫂 利之 專路 請電 申鏡 如流 第 該 中 其 極 電體 體導 導半 半化 化氧 氧屬 屬金 金型 P P之 之路 路電 電鏡 鏡流 流電 電二 二第 第該 該且 於， 接極 連閘 電之 係體 \)y 曰aB 之 路 電 鏡 流 ^β 二 第 該 於。 接極 連閘 電之 係體 晶 電 體 導 半 化 氧 屬 金 極 汲 之 體 晶 1 6 d \)y η 每 中 其 路 體 導 半 化 氧 壓金偏皤 之一 述為 所係 項體 5 1晶 第電 圍動 範驅 利一 專第 請之 申元 如單 遲 延 化 氧 屬 金 型 P 之 路 ^、士 鏡 流 ^6-^0 二 第 該 於。 接極 連閘 電之 極體 閘晶 其電 ，键 體導 晶半 項_ 31 一 第少 圍至 範有 利含 專包 請路 90 如考 •參 第 該 中 其 路 壓 偏 之 述 所 及 以 晶 Γ^ΒΓ 體 導 半 化 氧 屬 金 之鏡 路流 ^6-i£ibD T^Br rpBr 考二 參第 二該 第於。 該接極 且連閘 ，電之 體極體 晶閘晶 If、6-X 一 令& 蜜禮禮 導晶導 u一^¾ ^ b 邊匕 /1^/1 氧導氧 金化金 型氧型 η Ρ 少纟路 型與 至的電 第 該 中 其 路 ^Βο 壓 偏 之 述 所 於 接。 連極 電没 極之 閘體 之晶 體電 晶體 電導 體半 導化 半氧 化屬 1Χ 氧金 々屬型 圍 1Π5 η金 I 範si之 利鸪路 專之電 請路考 ¢- 如考二 .參第 8 1二該

   I 第24頁 200418261 六、申請專利範圍 1 9.如申請專利範圍第1 8項所述之偏壓電路，其中每一 延遲單元之第二驅動電晶體係為一 η型金屬氧化半導體電 晶體，其閘極電連接於該第二參考電路之η型金屬氧化半 導體電晶體之閘極。 2 0 ·如申請專利範圍第1 7項所述之偏壓電路，其中該第 一、二參考電路中之Ρ型金屬氧化半導體電晶體與η型金 屬氧化半導體電晶體與每一延遲單元之第一、二驅動電 晶體均運作於飽和區（saturation region)。 2 1.如申請專利範圍第1項所述之偏壓電路，其中該第一 參考電路電連接於一第一電壓源，該第一、二負載單元 之p-n接面之η端係電連接於一第二電壓源，該第一電壓 源係大於該第二電壓源。 2 2.如申請專利範圍第1項所述之偏壓電路，其中該第一 參考電路電連接於一第一電壓源，該第一、二負載單元 之ρ-η接面之ρ端係電連接於一第二電壓源，該第一電壓 源係小於該第二電壓源。

   第25頁