DC60 (13/02/47) มีการบรรยายถึงวิธีการสำหรับการประกอบขึ้นรูปอุปกรณ์วงจรรวมสามมิติซึ่งประกอบด้วย กลุ่มของเวเฟอร์ที่เรียงซ้อนกันใน แนวดิ่งและเชื่อมโยงกัน เวเฟอร์ (1, 2, 3) ถูกเกาะยึดเข้า ด้วยกันโดย การใช้ชั้นเกาะยึด (26, 36) ที่เป็นวัสดุเทอร์โม พลาสติก เช่น โพลีอิไมด์ การเชื่อมโยงทางไฟฟ้าทำให้ เกิด ขึ้นโดยช่องทาง (12, 22) ในเวเฟอร์ที่เชื่อมต่อเข้ากับสตัด (27, 37) สตัดเชื่อมต่อเข้ากับช่องเปิด (13, 23) ที่มีมิติ ทางด้านข้างโตกว่ามิติทางด้านข้างของช่องทางที่พื้นผิวหน้า ของเวเฟอร์ นอกจากนี้ ช่องทาง ในแต่ละเวเฟอร์ไม่จำเป็นต้อง ยื่นขึ้นไปในแนวดิ่งจากพื้นผิวหน้าไปสู่พื้นผิวหลัง ของเวเฟอร์ ชิ้นตัวนำ (102) ซึ่งจัดไว้ให้ในเวเฟอร์ ใต้บริเวณอุปกรณ์และแผ่ยื่นออกไปในทางด้านข้าง อาจจะทำการ เชื่อม โยงช่องทางเข้ากับช่องเปิดเติมโลหะ (103) ในพื้นผิว หลัง ดังนั้น เส้นทางการนำผ่านเวเฟอร์อาจจะถูก นำทางผ่านใต้ อุปกรณ์ของมัน การเชื่อมโยงเพิ่มเติมอาจจะเกิดขึ้นระหว่าง ช่องเปิด (113) กับสตัด (127) เพื่อทำให้เกิดเป็นเส้นทาง การนำความร้อนในแนวดิ่งระหว่างเวเฟอร์ มีการบรรยายถึงวิธีการสำหรับการประกอบขึ้นรูปอุปกรณ์วงจรรวมสามมิติซึ่งประกอบด้วย กลุ่มของเวเฟอร์ที่เรียงซ้อนกันใน แนวดิ่งและเชื่อมโยงกัน เวเฟอร์ (1, 2, 3) ถูกเกาะยึดเข้า ด้วยกันโดย การใช้ชั้นเกาะยึด (26, 36) ที่เป็นวัสดุเทอร์โม พลาสติก เช่น โพลีอิไมด์ การเชื่อมโยงทางไฟฟ้าทำให้ เกิด ขึ้นโดยช่องทาง (12, 22) ในเวเฟอร์ที่เชื่อมต่อเข้ากับสตัด (27, 37) สตัดเชื่อมต่อเข้ากับช่องเปิด (13, 23) ที่มีมิติ ทางด้านข้างโตกว่ามิติทางด้านข้างของช่องทางที่พื้นผิวหน้า ของเวเฟอร์ นอกจากนี้ ช่องทาง ในแต่ละเวเฟอร์ไม่จำเป็นต้อง ยื่นขึ้นไปในแนวดิ่งจากพื้นผิวหน้าไปสู่พื้นผิวหลัง ของเวเฟอร์ ชิ้นตัวนำ (102) ซึ่งจัดไว้ให้ในเวเฟอร์ ใต้บริเวณอุปกรณ์และแผ่ยื่นออกไปในทางด้านข้าง อาจจะทำการ เชื่อม โยงช่องทางเข้ากับช่องเปิดเติมโลหะ (103) ในพื้นผิว หลัง ดังนั้น เส้นทางการนำผ่านเวเฟอร์อาจจะถูก นำทางผ่านใต้ อุปกรณ์ของมัน การเชื่อมโยงเพิ่มเติมอาจจะเกิดขึ้นระหว่าง ช่องเปิด (113) กับสตัด (127) เพื่อทำให้เกิดเป็นเส้นทาง การนำความร้อนในแนวดิ่งระหว่างเวเฟอร์ DC60 (13/02/47) describes a method for the assembly of 3D integrated circuit devices. Groups of wafers that are stacked in Vertical and coherent wafers (1, 2, 3) are bonded together by means of a binder layer (26, 36) that is a thermoplastic material, such as an electrically linked polyimide. This is done by a channel (12, 22) in a wafer connected to a stud (27, 37). The stud is connected to the opening (13, 23) with a larger lateral dimension than the lateral dimension. Of channels at the surface of the wafer.Furthermore, the channels in each wafer do not need Extends vertically from the face to the back surface of the wafer, the conductor (102) is provided in the wafer. Under the device area and extending to the side, the funnel may be linked to the metal filling opening (103) in the back surface, so the wafer pathway may be directed underneath its device. Additional links may arise between the opening (113) and the stud (127) to form a path. Thermal conductivity between wafers A method for fabricating 3D integrated circuit devices is described, including: Groups of wafers that are stacked in Vertical and coherent wafers (1, 2, 3) are bonded together by means of a binder layer (26, 36) that is a thermoplastic material, such as an electrically linked polyimide. This is done by a channel (12, 22) in a wafer connected to a stud (27, 37). The stud is connected to the opening (13, 23) with a larger lateral dimension than the lateral dimension. Of channels at the surface of the wafer.Furthermore, the channels in each wafer do not need Extends vertically from the face to the back surface of the wafer, the conductor (102) is provided in the wafer. Under the device area and extending to the side, the funnel may be linked to the metal filling opening (103) in the back surface, so the wafer pathway may be directed underneath its device. Additional links may arise between the opening (113) and the stud (127) to form a path. Thermal conductivity between wafers