TH55956B - การเข้าถึงหน่วยส่งข้อความสายส่งร่วมปฐมภูมิจากสายส่งร่วมทุติยภูมิผ่านหน่วยเชื่อมต่อระหว่างกันของชิ้นส่วนของอุปกรณ์ประกอบพ่วง (pci) - Google Patents
การเข้าถึงหน่วยส่งข้อความสายส่งร่วมปฐมภูมิจากสายส่งร่วมทุติยภูมิผ่านหน่วยเชื่อมต่อระหว่างกันของชิ้นส่วนของอุปกรณ์ประกอบพ่วง (pci)Info
- Publication number
- TH55956B TH55956B TH9801004835A TH9801004835A TH55956B TH 55956 B TH55956 B TH 55956B TH 9801004835 A TH9801004835 A TH 9801004835A TH 9801004835 A TH9801004835 A TH 9801004835A TH 55956 B TH55956 B TH 55956B
- Authority
- TH
- Thailand
- Prior art keywords
- transmission line
- primary
- address
- request
- common transmission
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract 50
- 230000002093 peripheral effect Effects 0.000 title abstract 2
- 238000006243 chemical reaction Methods 0.000 claims abstract 16
- 230000004044 response Effects 0.000 claims abstract 4
- 238000000034 method Methods 0.000 claims 10
- 206010011469 Crying Diseases 0.000 claims 1
- 208000032369 Primary transmission Diseases 0.000 claims 1
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000000977 initiatory effect Effects 0.000 claims 1
- 238000003032 molecular docking Methods 0.000 claims 1
- 230000000877 morphologic effect Effects 0.000 claims 1
- 230000009466 transformation Effects 0.000 claims 1
Abstract
DC60 (17/10/57) ระบบย่อย I/O ที่มีตัวประมวลผล, หน่วยเชื่อมต่อ และหน่วยส่งข้อความ I/O ที่ ต่อเชื่อมสายส่งรวม (bus) ปฐมภูมิ, ทุติยภูมิ และตติยภูมิในระบบคอมพิวเตอร์ หน่วยเชื่อมต่อจะ ถูกออกแบบขึ้นมาเพื่อเรียกร้องคำขอที่เข้าถึงช่วงที่อยู่ของหน่วยส่งข้อความ (MU) จากสาย ส่งร่วมทุติยภูมิ โดยตัว MU จะต่อเชื่อมกับสายส่งร่วมปฐมภูมิ MU จะรบกวนตัวประมวนผลเมื่อ คำร้องขอ I/O ถูกโพสต์ที่มีการสนองตอบต่อสิ่งนั้น ตัวประมวลผลจะอ่านจากตัวชี้ของ MU ไป ที่ข้อความ I/O และหลังจากนั้นอาจจะจัดการกับข้อความ I/O เพื่อเป็นการสนับสนุนการ เคลื่อนย้ายได้ ของซอฟท์แวร์ที่เขียนขึ้นสำหรับเอเจนท์ไม่ว่าบนสายส่งร่วมปฐมภูมิ หรือทุติยภูมิ อย่างใดอย่างหนึ่ง ที่ประสงค์จะเข้าถึง MU หน่วยแปลงที่อยู่ปฐมภูมิและทุติยภูมิ ของระบบย่อย I/O จะถูกตั้งโปรแกรมให้เรียกร้องวินโดว์การเปลี่ยนแปลงที่อยู่เดียวกัน ที่ซึ่งช่วงที่อยู่ MU จะเป็นส่วน หนึ่งของวินโดว์ของการแปลงที่อยู่ ATU ปฐมภูมิ และ ATU ทุติยภูมิ จะถูกออกแบบเพื่อไม่ให้ เรียกร้องคำร้องขอภายในช่วงที่อยู่ MU ในรูปลักษณ์เฉพาะแล้ว ระบบย่อย I/O อาจจะนำไปทำ เป็นชิฟวงจรรวมเดียว (ตัวประมวลผล I/O) ที่ออกแบบมาให้สนับสนุนโปรโตคอล I/O อัจฉริยะ (I2O(Registered Trandmark)) ที่เกี่ยวกับสายส่งร่วมของระบบปฐมภูมิและทุติยภูมิของการเชื่อมต่อชิ้นส่วนประกอบ พ่วง (PCI) โดยการออกแบบหน่วยต่อเชื่อมเพื่อให้เรียกร้องช่วงที่อยู่ MU บนสายส่งร่วมทุติยภูมิ ระบบย่อย I/O อาจจะยอมให้เอเจนท์บนสายส่งร่วมทุติยภูมิดำเนินการโปรโตคอล I20 โดยไม่ ต้องรบกวนตัวประมวลผลโฮสท์ ซึ่งปกติเเล้วจะอยู่บนสายส่งร่วมของ PCI ปฐมภูมิ ระบบย่อย I/O ที่มีตัวประมวลผล หน่วยเชื่อต่อ และหน่าวข้อความ I/O ที่ต่อเชื่อมสายส่งรวมปฐมภูมิ ทุติยภูมิ และที่ สามในระบบคอมพิวเตอร์ หน่วยเชื่อต่อจะปรับสัณฐานได้เพื่อ ให้ร้องขอช่องทางเข้าถึงช่วงที่อยู่ของหน่วยข้อความ (MU) จากสายส่งรวมทุติยภูมิโดยตัว MU 100 จะต่อเชื่อมกับสายส่ง รวมปฐมภูมิ MU จะหยุดตัวประมวลผลเพื่อคำร้องขอ I/O ถูกส่ง ไปเพื่อสนองตอบต่อที่ตัวประมวลผลอ่านจากตัวชี้ MU ไปที่ข้อ ความ I/O และอาจจะจัดการกับข้อความ I/O ในการทำให้เกิดการ เคลื่อนย้ายได้ ของซ้อฟท์แวร์ ที่บันทึกสำหรับเอเจนท์บนสาย ส่งรวมปฐมภูมิ หรือทุติยภูมิ อย่างใดอย่างหนึ่ง ที่ประสงค์ เข้าไปใน MU ตัวหน่วยแปลงที่อยู่ปญมภูมิ และทุตยภูมิของระบบย่อย I/O จะถูกตั้งโปรแกรมให้ใช้ช่องการ แปลงที่อยู่เดียวกัน ที่ซึ่งช่วงที่อยู่ MU จะเป็นส่วน หนึ่งของช่วงของการแปลงที่อยู่ ATU ทุติยภูมิ และ ATU ปฐม ภูมิ จะถูกปรับสัณฐานเพื่อไม่ให้ใช้คำร้องขอภายในช่วยที่ อยู่ MU ในรูปลักษณ์เฉพาะแล้ว ระบบย่อย I/O อาจจะทำเป็นชิฟ วงจรรวมเดียว (ตัวประมวผล I/O) ที่ปรับปัณฐานให้สนับสนุน ตัวแบบ I/O ที่รอบรู้ (สูตรเคมี) ร่วมกับตัวสายส่งร่วมของ ระบบปฐมภูมิและทุติยภูม ของการเชื่อมต่อชิ้นส่วนประกอบพ่วง (PCI) โดยการปรับสัณฐานหน่วยต่อเชื่อมเพื่อให้ใช้ช่วงที่ อยู่ MU บนสายส่งร่วมทุติยภูมิ ระบบย่อย I/O อาจจะยอมให้เอ เจนท์บนสายส่งร่วมทุติยภูมิดำเนินตัวเป็นแบบ I2O โดยไม่ต้องหยุดตัวประมวลผลไฮสท์ที่ตามปกติ จะอยู่บนสายส่ง ร่วมของ PCI ปฐมภูมิ
Claims (6)
1. ระบบคอมพิวเตอร์ตามที่ระบุไว้ในข้อถือสิทธิข้อ 20 ที่ ซึ่งช่องการแปลงที่อยู่ที่หนึ่ง และที่สองจะครอบคลุมช่วง หรือผ่านของที่อยู่เดียวกัน 2
2. ในระบบคอมพิวเตอร์ ที่มีสายส่งร่วมของระบบที่รวมถึง สายส่งร่วม PCI ปฐมภูมิดังกล่าว สายส่งร่วมที่สาม และระบบ ย่อย I/O โดยระบบย่อย I/O จะมีหน่วยเชื่อมต่อสำหรับส่งต่อ คำร้องขอระหว่างสายส่งร่วมปฐมภูมิ และสายส่งร่วมทุติยภูมิ หน่วยข้อความ (MU) เพื่อส่งคำร้องขอ I/O และการสิ้นสุด ระบบย่อย I/O ที่ปรับสัณฐานเพื่อใช้ช่วงที่อยู่ MU บนสาย สายส่งร่วมปฐมภูมิ ตัวประมวลผลระบบย่อยต่อเชื่อมกับสายส่ง ร่วมที่สาม หน่วยความจำ I/O ต่อเชื่อมกับสายส่งร่วมที่สาม โดยวิธีการประกอบด้วยขั้นตอนของ การเริ่มคำร้องขอ I/O บนสายส่งร่วมทุติยภูมิเพื่อเข้าไปใน ช่วงที่อยู่ MU การส่งต่อคำร้องขอไปให้สายส่งร่วมปฐมภูมิ และไม่ไปให้สาย ส่งร่วมที่สาม การเร่งคำร้องของใน MU การแจ้งเตือนตัวประมวลผลว่า คำร้องขอถูกส่งไปใน MU แล้ว และ การดำเนินข้อความ I/O ที่เกี่ยวข้องกับคำร้องขอ 2
3. วิธีการตามที่ระบุไว้ในข้อถือสิทธิข้อ 22 ที่ซึ่ง ประกอบต่อไปด้วย ขั้นตอนของหน่วยแปลงที่อยู่ปฐมภูมิ (P_ATU) ในระบบย่อย I/O ที่ใช้คำร้องขอบนสายส่งร่วมปฐมภูมิ ก่อนขั้นตอนของการส่งคำร้องขอ I/O 2
4. วิธีการตามที่ระบุไว้ในข้อถือสิทธิข้อ 22 ที่ซึ่งขั้น ตอนของการส่งคำร้องขอ I/O จะประกอบด้วยการรับตัวชี้ใน MU ไปที่ข้อความ I/O 2
5. วิธีการตามที่ระบุไว้ในข้อถือสิทธิข้อ 22 ที่ซึ่งขั้น ตอนของการดำเนินข้อความ I/O ประกอบด้วยตัวประมวลผลของระบบ ย่อยที่จัดการกับชุดคำสั่งที่เก็บไว้ในหน่วยความจำ I/O 2
6. วิธีการตามที่ระบุไว้ในข้อถือสิทธิข้อ 22 ที่ซึ่ง ประกอบต่อไปด้วยขั้นตอนที่ให้มีการเชื่อมต่อโดยตัวประมวลผล ของโฮสท์ บนสายส่งร่วมปฐมภูมิที่แจ้งเตือนบิท ๆ หนึ่งหรือ มากกว่าในตัวลงทะเบียนของระบบย่อย I/O ก่อนขั้นตอนของการ ส่งต่อ คำร้องขอ โดยหน่วยเชื่อมต่อจะสามารถใช้ช่วงที่อยู่ MU บนสายส่งร่วมทุติยภูมิได้ (ข้อถือสิทธิ 26 ข้อ, 5 หน้า, 3 รูป)
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TH37469A TH37469A (th) | 2000-02-28 |
| TH55956B true TH55956B (th) | 2017-07-12 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5555425A (en) | Multi-master bus arbitration system in which the address and data lines of the bus may be separately granted to individual masters | |
| US5978872A (en) | Method and system for concurrent computer transaction processing | |
| US7024509B2 (en) | Passive release avoidance technique | |
| KR100215944B1 (ko) | 소비전력의 관리장치 및 방법 | |
| US5881253A (en) | Computer system using posted memory write buffers in a bridge to implement system management mode | |
| US5848279A (en) | Mechanism for delivering interrupt messages | |
| JP3411300B2 (ja) | 情報処理装置 | |
| US6470408B1 (en) | Apparatus and method for delivering interrupts via an APIC bus to IA-32 processors | |
| CN109918230A (zh) | 一种业务板卡异常恢复方法及系统 | |
| EP0120913A1 (en) | Deadlock detection and resolution scheme | |
| CN111901164A (zh) | Ocp nic网卡的适配控制方法、装置、设备及系统 | |
| JPS58501923A (ja) | サブシステムコントロ−ラのためのインタ−フェイス回路 | |
| US4417303A (en) | Multi-processor data communication bus structure | |
| US5968144A (en) | System for supporting DMA I/O device using PCI bus and PCI-PCI bridge comprising programmable DMA controller for request arbitration and storing data transfer information | |
| US6418497B1 (en) | Method and system for interrupt handling using system pipelined packet transfers | |
| US6065083A (en) | Increasing I/O performance through storage of packetized operational information in local memory | |
| US6484218B1 (en) | Method for improving direct memory access performance | |
| TH55956B (th) | การเข้าถึงหน่วยส่งข้อความสายส่งร่วมปฐมภูมิจากสายส่งร่วมทุติยภูมิผ่านหน่วยเชื่อมต่อระหว่างกันของชิ้นส่วนของอุปกรณ์ประกอบพ่วง (pci) | |
| US5640570A (en) | Information handling system for transmitting contents of line register from asynchronous controller to shadow register in another asynchronous controller determined by shadow register address buffer | |
| TH37469A (th) | การเข้าถึงหน่วยส่งข้อความสายส่งร่วมปฐมภูมิจากสายส่งร่วมทุติยภูมิผ่านหน่วยเชื่อมต่อระหว่างกันของชิ้นส่วนของอุปกรณ์ประกอบพ่วง (pci) | |
| JPS63175962A (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 | |
| US4180855A (en) | Direct memory access expander unit for use with a microprocessor | |
| JPS594045B2 (ja) | ディジタルシステムにおけるライン制御プロセサ | |
| CN206479978U (zh) | 一种用于处理多个总线设备数据的总线系统 | |
| US6493779B1 (en) | Method and system for interrupt handling using device pipelined packet transfers |