TH3379A - หน่วยความจำซ่อนเร้นสำหรับส่งข้อมูลซึ่งใช้ร่วมกันระหว่างหน่วยประมวลผลหลายหน่วย - Google Patents
หน่วยความจำซ่อนเร้นสำหรับส่งข้อมูลซึ่งใช้ร่วมกันระหว่างหน่วยประมวลผลหลายหน่วยInfo
- Publication number
- TH3379A TH3379A TH8501000516A TH8501000516A TH3379A TH 3379 A TH3379 A TH 3379A TH 8501000516 A TH8501000516 A TH 8501000516A TH 8501000516 A TH8501000516 A TH 8501000516A TH 3379 A TH3379 A TH 3379A
- Authority
- TH
- Thailand
- Prior art keywords
- factor
- timing
- memory
- data
- signal
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 claims abstract 38
- 238000000034 method Methods 0.000 claims abstract 29
- 230000009977 dual effect Effects 0.000 claims 11
- 230000000977 initiatory effect Effects 0.000 claims 3
- 230000011664 signaling Effects 0.000 claims 3
- 230000001960 triggered effect Effects 0.000 claims 3
- 230000010349 pulsation Effects 0.000 claims 2
- 230000033764 rhythmic process Effects 0.000 claims 2
- 230000001020 rhythmical effect Effects 0.000 claims 2
- 125000004122 cyclic group Chemical group 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 claims 1
- 230000000284 resting effect Effects 0.000 claims 1
Abstract
หน่วยความจำซ่อนเร้นหน่วยหนึ่งได้สร้างขึ้นโดยมีระบบการส่งข้อมูลสองขั้นตอนซึ่งแหล่งหลายแหล่งสามารถใช้ร่วมกัน แหล่งต่างๆ เหล่านี้ได้แก่หน่วยประมวลผลกลางหรือซีพียู (CPU) สองหน่วยที่ทำงานเป็นเอกเทศจากกันเป็นต้น อุปกรณ์ที่ติดตั้งภายในหน่วยความจำซ่อนเร้นจะทำการจัดสรรช่วงเวลาให้แก่หน่วยประมวลผลกลางทั้งสองสลับกันไปโดยที่การทำงานของหน่วยประมวลผลกลางทั้งสองจะเว้นกันเป็นระยะเท่ากับขั้นตอนส่งข้อมูลหนึ่งขั้นตอน การนี้ทำให้ขั้นตอนส่งข้อมูลขั้นตอนหนึ่งของหน่วยความจำซ่อนเร้นสามารถปฏิบัติการค้นสารบัญให้แก่หน่วยประมวลผลกลางหน่วยหนึ่งได้ในขณะที่ขั้นตอนส่งข้อมูลอีกขั้นตอนหนึ่งปฏิบัติการอ่านข้อมูลจากที่พักข้อมูลให้แก่หน่วยประมวลผลกลางอีกหน่วยหนึ่ง หน่วยประมวลผลกลางแต่ละหน่วยถูกโปรแกรมให้ใช้ช่วงเวลาน้อยกว่าที่จัดสรรให้ทั้งหมด ดังนั้นหน่วยประมวลผลจึงทำงานได้อย่างปราศจากความขัดแย้งในขณะที่ขั้นตอนส่งข้อมูลมีช่วงเวลาว่าที่จะประมวลผลคำขอจากเหล่งอื่นๆ อาทิเช่นอ่านข้อมูลจากหน่วยความจำหลักเข้ามาแทนที่หรือไล่บันทึกข้อมูลจากหน่วยความจำซ่อนเร้นเข้าสู่หน่วยความจำหลัก
Claims (3)
1. หน่วยประมวลผลข้อมูลหน่วยหนึ่งซึ่งประกอบด้วย:- แหล่งขอจำนวนหนึ่งซึ่งต่อวงจรกับหน่วยความจำซ่อนเร้นหน่วยหนึ่ง แหล่งขอแต่ละแหล่งจะทำงานด้วยการสร้างคำขอใช้หน่วยความจำเพื่อเรียกใช้หน่วยความจำซ่อนเร้นร่วมดังกล่าว คำขอแต่ละคำประกอบด้วยสัญญาณตำแหน่งสัญญาณหนึ่ง หน่วยความจำซ่อนเร้นดังกล่าวมีขั้นตอนส่งข้อมูลจำนวนหนึ่งซึ่งต่อวงจรกับแหล่งขอจำนวนดังกล่าว และขั้นตอนที่หนึ่งและขั้นตอนที่สองของขั้นตอนส่งข้อมูลจำนวนดังกล่าวมีปัจจัยเก็บสารบัญและปัจจัยเก็บสำหรับพักตามลำดับ ทั้งนี้โดยที่หน่วยความจำซ่อนเร้นดังกล่าวประกอบด้วย:- ปัจจัยกำหนดจังหวะและควบคุมสำหรับสร้างชุดสัญญาณจังหวะชุดต่างๆ ปัจจัยกำหนดจังหวะและควบคุมดังกล่าวต่อวงจรไว้เพื่อส่งสัญญาณจังหวะดังกล่าวไปยังแหล่งดังกล่าวแต่ละแหล่งเพื่อกำหนดจังหวะการทำงานของแหล่งเหล่านั้นให้ตรงกับหน่วยความจำซ่อนเร้นชุดสัญญาณจังหวะแต่ละชุดดังกล่าวประกอบด้วยช่วงเวลาจำนวนหนึ่ง ช่วงเวลาดังกล่าวช่วงที่กำหนดไว้ล่วงหน้าได้รับการจัดสรรให้แก่การรับคำขอจากแหล่งจำนวนดังกล่าวแต่ละแหล่งล่วงหน้า ขั้นตอนส่งข้อมูลดังกล่าวขั้นตอนที่หนึ่งต่อวงจรกับปัจจัยกำหนดจังหวะและควบคุมดังกล่าวและแหล่งต่างๆ ดังกล่าว ขั้นตอนส่งข้อมูลดังกล่าวขั้นตอนที่สองต่อวงจรกับขั้นตอนส่งข้อมูลขั้นตอนที่หนึ่งดังกล่าว ปัจจัยกำหนดจังหวะและควบคุมดังกล่าว และแหล่งต่างๆ ดังกล่าวบางแหล่ง เมื่อปัจจัยกำหนดจังหวะและควบคุมดังกล่าวได้รับสัญญาณตำแหน่งของคำขอแต่ละสัญญาณในช่วงเวลาที่จัดสรรไว้ล่วงหน้าดังกล่าว ปัจจัยกำหนดจังหวะและควบคุมสร้างสัญญาณควบคุมขึ้นอนุกรมหนึ่งเพื่อทำให้ขั้นตอนส่งข้อมูลขั้นตอนที่หนึ่งและขั้นตอนที่สองดังกล่าวทำงานในช่วงเวลาช่วงถัดกันภายในชุดสัญญาณจังหวะแต่ละชุดขั้นตอนส่งข้อมูลขั้นตอนที่หนึ่งจะสร้างสัญญาณข้อมูลขึ้นด้วยการเรียกใช้ปัจจัยเก็บสารบัญของขั้นตอนส่งข้อมูล ขั้นตอนที่หนึ่งโดยอาศัยสัญญาณตำแหน่งของคำขอดังกล่าวทั้งนี้เพื่อเรียกใช้ปัจจัยเก็บสำหรับพักของขั้นตอนส่งข้อมูลขั้นตอนที่สองโดยอาศัยสัญญาณข้อมูลดังกล่าว การอ่านหรือบันทึกข้อมูลของหน่วยความจำซ่อนเร้นจะทำตามที่คำขอระบุโดยที่แหล่งขอแหล่งหนึ่งอาจใช้ขั้นตอนส่งข้อมูลขั้นตอนที่หนึ่งได้ในขณะที่แหล่งขออีกแหล่งกำลังใช้ขั้นตอนส่งข้อมูลขั้นตอนที่สองอยู่ 3
2. หน่วยประมวลผลข้อมูลตามข้อถือสิทธิข้อที่ 31 ในกรณีที่แหล่งขอจำนวนดังกล่าวประกอบด้วยหน่วยประมวลผลกลางอย่างน้อยหนึ่งหน่วยและหน่วยสำหรับพักชนิดแรกเข้าแรกออกหนึ่งหน่วย 3
3. หน่วยประมวลผลข้อมูลตามข้อถือสิทธิข้อที่ 31 ในกรณีที่ช่วงเวลาที่จัดสรรไว้ล่วงหน้าดังกล่าวแต่ละช่วงแยกออกจากกันโดยช่วงเวลาจำนวนหนึ่งและจำนวนดังกล่าวมีค่าเท่ากับจำนวนของช่วงเวลาทั้งหมดในชุดสัญญาณจังหวะหารด้วยจำนวนขั้นตอนส่งข้อมูล
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TH3379A true TH3379A (th) | 1986-07-01 |
| TH5720B TH5720B (th) | 1996-11-14 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5237567A (en) | Processor communication bus | |
| DE3887324T2 (de) | Speicheranordnung. | |
| US4392200A (en) | Cached multiprocessor system with pipeline timing | |
| US4763320A (en) | Method and arrangement for transmitting data, especially in an aircraft | |
| US5412788A (en) | Memory bank management and arbitration in multiprocessor computer system | |
| US4007450A (en) | Data sharing computer network | |
| KR920006858A (ko) | 직접 메모리 억세스 테이타 전송중의 버스 중재 최적화 방법 및 장치 | |
| US4034347A (en) | Method and apparatus for controlling a multiprocessor system | |
| US3242467A (en) | Temporary storage register | |
| DE69628609T2 (de) | Distribuiertes Pipeline-Busarbitrierungssystem | |
| US5623672A (en) | Arrangement and method of arbitration for a resource with shared user request signals and dynamic priority assignment | |
| DE3204905C2 (th) | ||
| US4541043A (en) | Resource granting process and device in a system comprising autonomous data processing units | |
| US4374414A (en) | Arbitration controller providing for access of a common resource by a duplex plurality of central processing units | |
| US4320456A (en) | Control apparatus for virtual address translation unit | |
| WO1989010592A1 (en) | Storage locking address-based priority for a shared memory | |
| EP0046781A4 (en) | MULTI PROCESSOR SYSTEM WITH DATABASE WITH PIPELINE SYNCHRONIZATION. | |
| CA2293255A1 (en) | Multimedia multipoint telecommunications reservation acceptance systems and controllers | |
| WO1983003910A1 (en) | Method and apparatus for limiting bus utilization | |
| EP0512685A1 (en) | Quadrature bus protocol for carrying out transactions in a computer system | |
| TH3379A (th) | หน่วยความจำซ่อนเร้นสำหรับส่งข้อมูลซึ่งใช้ร่วมกันระหว่างหน่วยประมวลผลหลายหน่วย | |
| TH5720B (th) | หน่วยความจำซ่อนเร้นสำหรับส่งข้อมูลซึ่งใช้ร่วมกันระหว่างหน่วยประมวลผลหลายหน่วย | |
| US3703707A (en) | Dual clock memory access control | |
| US4376975A (en) | Arbitration controller providing for access of a common resource by a plurality of central processing units | |
| US3505651A (en) | Data storage access control apparatus for a multicomputer system |