SU995309A1 - Цифровой измеритель отрицательных приращений аналогового сигнала - Google Patents

Description

импульсов подключен к входу синхронизации преобразовател  напр жени  во временной интервал, через первый ключ подключен к первому входу реверсивного счетчика, через второй ключ - к первому входу перестраиваемого делител  частоты, второй вход которого подключен к выходу реверсивного счетчика , второй вход которого подключен к выходу перестраиваемого делител  частоты, управл ющий вход которого подключен к третьему выходу блока управлени , первый выход которого подключен к управл ющему входу второго ключа, при этом первый вход блока управлени  подключен к выходу преобразовател  напр жени  во временной интервал, вход которого подключен к входной шине и второму входу блока управлени .

На чертеже представлена блок-схема цифрового измерител  отрицательных . приращений аналогового сигнала.

Цифровой измеритель содержит генератор 1 импульсов, первый 2 и второй 3 ключи, преобразователь 4 напр жени  во временной интервал, блок 5 индикации , реверсивный счетчик 6, блок 7 управлени , перестраиваемый делитель 8 частоты.

Устройство работает следующим образом .

в исходном состо нии работает генератор 1, разомкнуты ключи 2 и 3, обнулены с помощью блока 7 управлени  реверсивнцй счетчик б и делитель 8, преобразователь 4 подготовлен к началу преобразовани . После подачи на вход преобразовател  4 исходного значени  контролируемого аналогового сигнала и блок 7 управлени  замыкает ключ 2 и подает команду на разрешение преобразовани  в преобразователь 4, при этом преобразование начинаетс  с по влением импульса с генератор .а 1,выполн ющего роль синхронизации . Преобразователь 4 преобразовывает входной аналоговый сигнал Uy во временной интервал -(т.е. в импульс длительность которого пропорциональна величине преобразуемого аналогового сигнала). Одновременно импульсы с генератора 1 через открытый ключ 2 поступают на реверсивный счетчик б, который собран по стандартной схеме двоично-дес тичного счетчика и имеет коэффициент делени , кратный 10, например 100. Поэтому на управл ющий вход перестраиваемого делител  8 частоты поступает каждый сотый импульс из тех,которые проход т через ключ 2 .После окончани  преобразовани  в преобразователе 4 блок 7 управлени  размыкает ключ 2 .Число импульсов М,прошедших через ключ 2 за врем  преобразовани ,оказываетс  пропорциональным сигналу U.Число импульсов N .прошедших через реверсивны

счетчик б на вход перестраиваемого делител  В,определ етс  как

N 100

Подготовка к следующему опросу сигнала U состоит в установлении блоком 7 управлени  исходного состо ни  преобразовател  4 и обнулении реверсивного счетчика 6 (что при указанном выше его построении соответствует записи в него числа 100).

Следующий опрос производитс  после установлени  на входе преобразова тел  4 нового, уменьшенного значени  сигнала Uj, и осуществл етс  аналогично предыдущему с той лишь разницей , что вместо ключа 2 открываетс  ключ 3 и импульсы поступают на второй вход перестраиваемого делител  8. Причем коэффициент делени  делител  8 равен числу N, записанному по его управл ющему входу на предыдущем опросе. Поэтому каждый N-й импульс , прошедший через ключ 3, поступает по входу вычитани  на реверсивный счетчик 6. Этот процесс продолжаетс  в течение всего, времени второго преобразовани  сигнала Uy. Если через М2 обозначить число импульсов, прошедших через,ключ 3, и, следова-. тельно, пропорциональное, второму значению УХ, то справедливо равенство

R N

где R - число импульсов, поступивших на вход вычитани  реверсивного счетчика б.

Таким образом, после двух опросов сигнала U)( в реверсивном счетчике б оказываетс  записанным число 100-R.

Относительное приращение двух измеренных значений сигнала U равно

IQO-N-R

b.. -100 MI .

(IOO-R)-% ,

т.е. результат вычитани , полученный в реверсивном счетчике, численно равен относительному приращению контролируемого сигнала.

При необходимости можно повысить разр дность схемы, что позволит производить измерени  с точностью до дес тых , сотых и т.д. долей процента.

Все элементы схемы выполн ютс  на стандартной элементной базе интегральных микросхем. Перестраиваемый делитель частоты может быть выполнен например, на основе двух счетчиков, в первом из которых запоминаетс  число и переписываетс  в параллельно коде во второй счетчик при каждом обнулении последнего. Причем управл ющим входом делител   вл етс  в данном случае пр мой вход первого счетчика, а основным входом делител  - инверсный вход второго счетчика . Отсутствие схемы запоминани  анало1Х )Вого уровн , ручных расчетов и нестандартных элементов позвол ет повысить точность измерител .

Claims (2)

1.Авторское свидетельство СССР №219009, кл. G 01 R 13/02, 27.02.67.

2.Авторское свидетельство СССР по за вке №2801099, кл. Н 03 К 13/02. 23.07.79.