Claims (2)
которого соединен с входом-выходом регистра идентификации адреса, четвертые входы первого и второго буферных регистров св зи подключены соответственно к выходам первого и второго блоков регистровой пам ти, первые входы которых соединены соответственно с вторым и третьим выходами блока уп-. процессора-получател , наход щийс)Я в заголовке поступившего сообщени , со своим индексом, присвоенным ему ведущим процессором при установлении с . ним св зи. Если индексы совпадают, то сообщение принимаетс данным процессором-получателем , в противном случае оно не принимаетс ,- поскольку адресовано другому процессору. В результате этого происходит перегрузка коммутаторов процессоров цзлишней передачей сообщений тем процессорам , к которым они не адресованы и к уменьшению уровн параллелизма работы процессоров вследствие необходимости излишней обработки прерываний при приеме сообщений, что существенным o6pa3Of4 сказываетс на ограничении производительности всей многопроцессорной вычислительной машины в целом. Целью изобретени вл етс увеличение пропускной способности за счет повышени параллелизма обмена информацией между процессорами многопроцессорной вычислительной системы. Поставленна цель достигаетс тем, что в устройство, содержащее регистр идентификации-адреса, два буферных регистра св зи, два блока идентификации св зи, б.юк управлени , два дешифратора идентификатора св зи и два блока регистровой пам ти, причем первый выход первого буферного регистра св зи соединен с первыми входами второго буферного регистра св зи и блока управлени , первый вход первого буферного регистра св зи соединен с вторым входом второго буферного регистра св зи и первым выходом блока управлени , первый выход второго бу7 ферного регистра св зи подключен к вторым входам первого буферного регистра св зи и блока управлени ; третьи входы первого и второго буферных регистров св зи подключены соответстблока управлени , третий вход-выход 599U равлени , четвертый выход которого подключен к вторым входам первого иi второго блоков регистровой пам ти, третьи входы которых соединены соответственно с выходами первого и вто- , рого дешифраторов идентификаторов св зи , входы которых соединены соответственно с вторыми выходами второго и первого буферных регистров св зи, введены два блока выбора маршрута, каж- IQ дый из которых содержит дешифратор установкиj дешифратор сброса, регистр маршрутизации, коммутатор идентификаторов св зи, коммутатор индексов процессоров и коммутатор маркеров, причем первые, .вторые, третьи и четвертые входы коммутаторов идентификаторов св зи первого и второго блоков выбора маршрута соединены соответственно с вторыми выходами, четвертыми и третьими входами первого и второго буферных регистров св зи и п тым и шестым выходами блока управлени , первые и вторые входы и выходы коммутато ров маркеров первого и второго блоков выбора маршрута соединены соответственно с вторыми и третьими выходами первого и второго буферных регистров св зи и третьим и четвертым входами блока управлени , первые входы коммутаторов индексов процессоров первого л BTopioro блоков выбора маршрута под:ключены соответственно к третьим выходам первого и второго буферных регистров св зи, вторые входы - к первому выходу, блока управлени , третьи входы - соответственно к п тому и шес тому выходам блока управлени , а выходы - соответственно к первым входам дешифраторов установки и дешифраторов сброса одноименных блоков выбора маршрута , вторые входы которых соединены соответственно с выходами коммутаторов идентификаторов св зи одноименных блоков выбора маршрута, а выходысоответственно с первыми и вторыми входами регистров маршрутизации одно.именных блоков выбора маршрута, выходы которых подключены соответственно к третьим входам коммутаторов маркеров одноименных блоков выбора маршрута , третьи входы дешифраторов установ ки первого и второго блоков выбора маршрута соединены соответственно с седьмом выходом блока управлени , восьмым выходом подключенного к тpetьим входам дешифраторов сброса первого и второго блоков выбора маршрута. i Блок управлени содержит регистр адреса микрокоманд и арифметико-логический узел, первые и вторые входы которых вл ютс соответственно первым и вторым входами блока, коммутатор адреса, коммутатор условий и па- . м ть микрокоманд, причем группа выходов пам ти микрокоманд соединена с четвертым-восьмым выходами блока, вход и первый выход - соответственно с выходом регистра адреса микрокоманд и первым входом коммутатора адреса, выходом подключенного к третьему входу регистра адреса микрокоманд, а вторым входом - к выходу коммутатора условий, первый-четвертый входы которого соответственно соединены с третьим и четвертым входами блока, вторым выходом пам ти микрокоманд и первым выходом арифметико-логического узла, третий вход которого подключен к третьему выходу пам ти микрокоманд,а четвертый , п тый, шестой входы и группа выходов - соответственно к первому, второму и третьему входам-выходам и первому , второму и третьему выходам блока . На фиг. 1 представлена блок-схема Устройства; на фиг. 2 - одна из возможных реализаций блока управлени ; на фиг. 3 пример реализации схемы блока идентификации св зи. Устройство содержит (фиг. 1) регистр 1 идентификации адреса, первый буферный регистр 2 св зи, второй буферный регистр 3 св зи, блок t управлени , первый блок 5 идентификации св зи, второй блок 6 идентификации св зи, первый дешифратор 7 идентификаторрв св зи, второй дешифратор 8 идентификаторов св зи, первый блок 9 регистровой пам ти, второй блок 10 регистровой памАти, первый блок. 11 выбора маршрута и второй блок 12 выбора маршрута , вкгиочающие дешифраторы 13 и И установки, дешифраторы 15 и 1б сброса, регистры 17 и 18 маршрутизации , коммутаторы 19 и 20 идентификаторов св зи, коммутаторы 21 и 22 индексов процессоров, коммутаторы 23 и Ik маркеров. Блок Ц управлени состоит (фиг. 2) из регистра 25 адреса микрокоманд, пам ти 2б микрокоманд, коммутатора 27 адреса, коммутатора 28 условий, арифметико-логического узла 29, входов 30-33, входов-выходов и выходов 37- блока, каждый из блоков 5 и 6 идентификации св зи со7 g стоит (фиг. 3) из узла приоритета регистра Ц6 свободных идентификаторов , шифратора 47, дешифратора kB зан тых идентификаторов и дешифратора АЭ свободных идентификаторов, выход 50 и вход-выход 51 блока. Буферные регистры 2 и 3 св зи пред назначены дл приема-передачи информации , поступающей с одноименной магистрали . Устройство может быть включено между двум магистрал ми, причем к каждой из магистралей может быть подключено несколько описываемых устройств и несколько процессоров , вследствие чего может быть получена вычислительна система с многоуровневой структурой, каждый уровень которой представл ет собой магистраль с подключенными к ней устройствами. Блок управлени предназначен дл анализа и обработки управл ющей информации . Принимаемой с магистралей, а также формируемой другими элементами устройства. Регистр 1 идентификации адреса обеспечивает распознавание обращени других устройств к данному устройству. Блоки 5 и 6 иде.нтификации св зи предназначены дл выбора свободного идентификатора дл логич с«ого канала при установлении св зи с другими устройствами (или процессорами ), подключенными к одноименЛой магистрали через Соответствующий буферный регистр св зи. Выделенные идентификаторы св зи с выходов блоков 5 и 6 идентификаторов св зи могут поступать на третьи входы буферных регистров 2 и 3 св зи с коммутаторов 19 и 20 идентификаторов св зи. Блоки 9 и 10 регистровой пам ти предназначены дл запоминани при установлении нового логического соединени между про цессорами через данное устройство идентификаторов св зи, сопровождающих любое сообщение, передаваемое с одной магистрали на другую. Дешифраторы 7 и 8 идентификаторов св зи обеспечивают выбор соответствующего регистра блоков 9 и 10 при считывании идентификатора св зи в случ&е передачи сообщени через уст-, ройство на одноименную, магистраль по одной из установленных логических св зей, а также при записи вновь вы .бранного свободного идентификатора в случае установлени новой логической св зи через данное устройство. Коммутаторы 19 и 20 обеспечивают передачу i . 8 на второй вход дешифраторов 13 и И установки и дешифраторов 15 и 16 сброса двоичного кода идентификатора св зи либо из одноименного буферного регистра св зи при установлении разрушении логической св зи, либо с выхода одноименного, блока идентификации св зи при установлении логической св зи, либо с выхода одноименного блоха регистровой пам ти при разрушении логической св зи. Коммутаторы 21 и 22 обеспечивают выбор двоичного кода индекса процессора либо с третьего выхода одноименного буферного регистра св зи, либо с первого выхода .блокад управлени . Первый и второй входы каждого из дешифраторов 13-16 вл ютс единым информационным входом , так что двоичные коды индекса процессора и идентификатора св зи, поступающие на эти входы, образуют двоичный код, разр дность которого равна сумме разр дностей каждого из них. Третьи входы дешифраторов 1A и 13 устанрвки вл ютс разрешающими и соединены с седьмым выходом блока управлени . Дешифраторы 13 и И обеспечивают установку в единичное значение маркеров в одноименных регистрах 17 и 18 маршрутизации, которые при последующих сеансах св зи свидетельствуют о наличии логического канала с данным конкретным идентификатором св зи , ведущим к процессору с данным конкретным индексом. Дешифраторы 15 и 16 предназначены дл сброса в нулевое состо ние маркеров в одноименных регистрах 17 и 18 маршрутизации маркеров при разрушении в данном устройстее логических каналов, соответствующих конкретным идентификаторам св зи и ведущих к процессорам с конкретными индексами. Регистры 17 и 18 маршрутизации предназначены дл запоминани состо ни маркеров, свидетельствующих о наличии логических каналов св зи с определенными идентификаторами , ведущих к процессорам с опредеРазр дность регистленными индексами. ров 17 и 18 маршрутизации равна 2 2 , где п - разр дность двоичного кода идентификатора, m - разр дность двоичного кода индекса процессора. Коммутаторы 23 и 2 маркеров обеспечивают считывание состо ни маркера из определенного разр да регистров 17 и 18 маршрутизации в соответствии с конкретным идентификатором св зи и конкретным индексом процессора. Выходы первого и второго коммутаторов 23 и 2k маркеров вл ютс выходами одно именных блоков 11 и 12 выбора маршру тов, которые обеспечивают возможност передачи сообщений по логическим каналам св зи только в тех направлени х , в которых наход тс процессорыполучатели этих сообщений. Блок управлени (фиг. 2) представл ет собой микроконтролер управлени , в котором регистр 25 адреса микрокоманд предназначен дл запоминани адреса следующей микрокоманды. Адрес с выхода регистра 25 поступает на адресный вход пам ти 26 микрокоманд , который предназначен дл выработки управл ющих воздействий на все злементы устройства. Коммутатор 27 адреса предназначен дл выбора кода адреса следующей микрокоманды в соот ветствии с информацией на управл ющем входе, поступающей с выхода коммутатора 28 условий. В зависимости от указанной информации формирование кода адреса в регистре 25 производит с без учета или с- учетом одного из признаков результатов операций, поступающих на вход коммутатора 28 условий , Коммутатор 28 условий обеспечивает выбор конкретного признака ре зультата операций в качестве услови дл условного адресного перехода в микропрограмме. В качестве одного из признаков результатов используетс сигнал переноса, формируемый арифметико-логическим узлом 29 при выполне нии каждой операции. Арифметико-логи ческий узел 29 обеспечивает выполнение арифметико-логических операций в соответствии с информацией, поступаю щей на его управл ющий вход с выхода пам ти 26 микрокоманд, над информаци ей как поступающей на его информационные входы, так и над промежуточными результатами, хран щимис во внут ренних регистрах узла 29- Каждый из блоков 5 и 6 идентификации св зи (фиг. 1) содержит регистр «6, обеспечивающий хранение унитарных кодов свободных идентификаторов, наличие кьторых свидетельствует о возможности установить через данное устройство логический канал св зи, не разреша старые. Узел kS приоритета обеспечивает выделение левой единицы из кода, хран щегос в регистреЗб свободных идентификаторов, и формирс1вание унитарного кода свободного идентификатора . Шифратор предназначен дл формировани двоичного кода свободного идентификатора. Дешифратор t8 зан тых идентификаторов-обеспечивает преобразование двоичного кода зан того идентификатора, поступающего на его вход, в унитарный, с помощью которого производитс сброс соjqтвeтcтвyющeгo разр да регистра свободных идентификаторов. Дешифратор свободных идентификаторов обестечивает преобразование двоичного кода освобождаемого идентификатора при разрушении.зан того канала св зи в унитарный код, с помощью которого производитс установка в единичное состо ние соответствующего разр да регистра 46 свободных идентификаторов. Устройство работает следующим образом . Логические каналы св зи, устанавг ливаемые в многопроцессорной вычислительной системе (машине), в каждом устройстве определ ютс своей парой соответствующих друг другу идентификаторов св зи. При приеме сообщени , например, с первой магистрали через буферный регистр 2, производитс замена сопровождающего сообщени идентификатора на соответствующий ему другой идентификатор, хран щийс в блоке 10 и имеющий силу дл устройссв, подключенных к второй магистрали. Со считанным из блока 10 идентификатором прин тое сообщение выдаетс через буферный регистр 3 св зи на вторую магистраль . При приеме сообщени с второй магистрали действи устройства полностью аналогичны. Поэтому здесь и далее рассматриваетс работа устройства при передаче информации буферного регистра 2 в буферный регистр 3При обмене информацией по одному логическому каналу св зи более чем двух процессоров дл адресации процессоров-получателей используютс индексы , которые передаютс взаголовке каждого сообщени вместе с идентификатором . После приема в буферный регистр 2 заголовка сообщени одновременно с заменой поступающего идентификатора описанным выше способом в устройстве производитс опрос соответствующего маркера в регистре 17 маршрутизации . Дл этого прин тые идентификатор с второго выхода и. индекс процессора с третьего выхода буферно119 го регистра 2 подаютс соответственно на первый и второй входы коммутатора 23. образу при этом единый двоичный код, разр дность которого равна сумме разр дностей идентификатора и индекса Этот двоичный код управл ет передачей через коммутатор 23,состо ни соответ ствующего разр да регистра 17, которое используетс в блоке + при поступ лении на его третий вход в качестве признака результата операции дл анализа возможности передачи поступившего с первой магистрали сообщени через буферный регистр 2 во вторую магистраль через буферный регистр 3. Если, опрашиваемый маркер равен еди нице, то все сообщение вместе с новым идентификатором, считанным из блока 10, передаетс через буферный регистр 3 св зи на вторую магистоаль, так как только при передаче в этом направлении (т. е. через данное устройство) по логическому каналу св зи сообщение может достигнуть процессора-получател . Если опрашиваемый маркер в регистре 17 равен нулю, то сообщение во вторую магистраль не передаетс , поскольку маршрут по логическому.каналу к процессору-получателю прин того сообщени лежит через другие устройства , а не через данное. Поэтому прин тый в буферный регистр 2 св зи заголовок сообщени сбрасываетс . Каждый маркер в регистре 17 устанавливаетс в 1 при первоначальной прокладке логического канала св зи с данным идентификатором к процессору с данным индексом через данное устрой ство с первой магистрали на вторую. П.рм этом блок k путем подачи соответствующих управл ющих воздействий на четвертый вход коммутатора 19 и на третий вход коммутатора 21 обеспечивает соответственно передачу идентификатора св зи с второго выхода буферного регистра 2 через коммутатор 19 на первый вход дешифратора 13 установки и индекса процессора с треть его выхода через коммутатор 21 на вто рой вход дешифратора 13 установки. Дешифратор 13 при наличии на его третьем входе разрешающего сигнала с седьмого выхода блока преобразует поступивший на его первые два входа .двоичный код в унитарный, который обеспечивает установление соответствующего разр да регистра 17 в 1. Таким образом, фиксируетс возмож ность передачи в дальнейшем всех co-i общений процессору-получателю с данным индексом по логическому каналу св зи с данным идентификатором через данное устройство с первой магистрали на вторую. Если устанавливаемый логический канал св зи должен обеспечивать двусторонний обмен информацией между процессорами, вл ющимис абонентами логического канала, то одновременно с описанной ранее процедурой установки в 1 маркера в регистре 17 в данном устройстве производитс установка в 1 соответствующего маркера в регистра 18, Дл этого вновь выбранный свободный идентификатор с выхода блока 6 подаетс через коммутатор 20 на первый вход дешифратора lA установки. Индекс процессораисточника из буферного регистра 2 через блок подаетс на второй вход коммутатора 22 и далее с его выхода поступает на второй вход дешифратора . Дешифратор преобразует поступивший на его первые два входа двоичный код в унитарны, с помощью которого производитс установка в 1 соответствующего маркера в регистре 18, благодар чему в последующих сеансах в зи и в обратном направлении по логическому каналу св зи обеспечиваетс всегда выбор одного маршрута, ведущего только к адресуемому процессору , а не ко всем процессорам, подключенным к данному логическому каналу. Сброс маркеров 8 регистрах 17 и 18 производитс при разрушении логического канала с конкретным идентификатором , ведущего к процессору с конкретным индексом. При поступлении специальной команды разрушени логического канала в буферный регистр 2 идентификатор и индекс процессора соответственно через коммутаторы 19 и 21 поступают на первые два входа первого дешифратора 15 сброса. При наличии разрешающего сигнала с седьмого выхода блока k дешифратор 15 формирует унитарный код, который обеспечивает сброс в О соответствующего разр да в регистре 17Если логическийканал был двусторонним , то дл сброса соответствую)цего разр да в регистре 18 считываемый с выхода блока 10 идентификатор, действующий на второй магистрали, передаетс через коммутатор 20 на первый вход дешифратора 16 сброса. Индекс процессора-источника транслируетс с 139 первого выхода буферного регистра 2 через блок Ц на второй вход коммутатора 22, с выхода которого он поступает на второй вход дешифратора 16, который в свою очередь формирует уни тарный код, обеспечива тем самым сброс в О необходимого маркера в регистре 18. , Таким образом, при использовании предлагаемого устройства в многопроцессЪрной системе увеличиваетс пропускна способность системы при обме не информацией между процессорами за счет обеспечени возможности автоматике ческогр выбора при передаче информации по логическому каналу св зи такого маршрута, при котором данные передаютс только процессору-поny4aTejFBO, а не ко всем процессорам, св занным одним логическим каналом. Введение автоматической маршрутизации при обмене информацией по одному логическому каналу св зи, к которому может быть подключено много процессоров, делает эффективным применение таких многоабонентских каналов св зи дл организации взаимодействи совокупности процессоров при совместном решении одной задачи. Использование мно гоабонентских логических каналов св зи при межпроцессорном обмене информацией позвол ет зн ачительно повысить уровень распаралпелиВани вычислений между процессорами при одновременном решении множества подзадач. При одном и том Же чис1 свободных идентификаторов дл установлени логических каналов св зи в каждом устройстве систе мы в случае использовани автоматичес кой маршрутизации межпроцессорный об .мен информацией по различным логическим каналам св зи может вестись с большей интенсивностью, так как дл передачи каждого сообщени адресату необходимо загружать меньшее число устройств системы. Формула изобретени 1. Устройство дл сопр жени процессоров , содержащее регистр идентификации адреса, два буферных регистра св зи, два блока идентификации св эи, блок управлени , два дешифратора идентификаторов св зи и два блока регистровой пам ти, причем первый 1ВЫХОД первого буферного регистра св 4 ;Эи соединен с первыми входами второго буферного регистра св зи и блока 1управлени , первый вход первого буферного регистра св зи соединен с вторым входом второго буферного регистра св зи и первым выходом блока управлени , первый выход второго буферного регистра св зи подключен к вторым входам первого буферного регистра св зи и блока управлени ; третьи входы первого и второго регистров св зи подключены соответственно к. выходам первого и второго блоков идентификации св зи, входы-выходы которых соединены соответственно с первым и вторым входами-выходами блока управлени , третий вход-выход которого соединен с входом-выходом регистра идентификации адреса, четвертые входы первого и второго буферных регистров св зи подключены соответственно к выходам первого и второго блоков регистровой пам ти, первые входы которых соединены соответственно с вторым и третьим выходами блока управлени , четвертый выход которого подктючен .к вторым входам первого и второго блоков регистровой пам ти, третьи входы которых соединены соответственно с выходами первого и второго дешифрато ,ра идентификаторов св зи, входы которых соединены соответственно с вторыми выходами второго и первого буфер-, ных рёгистров св зи, .отличающеес тем, что, с целью увеличени пропускной способности, в устройство введены два блока выбора маршрута , каждый из которых содержит дешифратор установки, дешифратор сброса, регистр .маршрутизации коммутатор идентификаторов св зи, коммуд атор индексов процессоров и коммутатор маркеров , причем первые, вторые, третьи и четвертые входы коммутаторов идентификаторов св зи первого и второго блоков выбора маршрута соединены соответственно с вторыми выходами, четвертыми и третьими входами первого и второго буферных регистров св зи и п тым и шестым выходами блока управлени , первые и вторые входы и выходы коммутаторов маркеров первого и второго блоков выбора маршрута соединены соответственно с вторыми и третьими выходами первого и второго буферных регистров св зи и третьим и четвертым входами блока управлени , первые входы коммутаторов индексов процессоров первого и второго блоков выбора маршрута подключены соответственно к третьим выходам первого и второго буферных регистров св зи, вторые входы - к первому выходу блока управлени , третьи входы соответственно к п тому и шестому выходам блока управлени , а выходы - соответственно к первым входам дешифраторов установки и дешифраторов сброса одноименных блоков выбора маршрута, вторые входы которых соединены соответственно ci выходами коммутаторов идентификаторов св зи одноименных блоков выбора маршрута , а выходы - соответственно с первыми и вторыми входами регистров маршрутизации одноименных блоков выбора маршрута, выходы которых подключены соответственно к третьим входам коммутаторов маркерЬв одноименных блоков выбора маршрута, третьи входы дешифраторов установки пе.звого и второго блоков выбора маршрута соединены соответственно с седьмым выходом блока управлени , восьмым выходом подключенного к третьим входам дешифраторов сброса первого и второго блоков выбора маршрута.which is connected to the input-output of the address identification register, the fourth inputs of the first and second buffer registers of communication are connected respectively to the outputs of the first and second blocks of the register memory, the first inputs of which are connected respectively to the second and third outputs of the pack. recipient processor, located in the header of the incoming message, with its index assigned to it by the leading processor when establishing c. communication with him. If the indices match, then the message is accepted by the receiving processor, otherwise it is not accepted, because it is addressed to another processor. As a result, processor switches are overloaded by transmitting messages to those processors to which they are not addressed and to reduce the level of parallelism of processors due to the need for excessive interrupt processing when receiving messages, which significantly affects the performance of the entire multiprocessor computer as a whole. The aim of the invention is to increase throughput by increasing the parallelism of information exchange between processors of a multiprocessor computing system. The goal is achieved by the fact that in a device containing an identification-address register, two buffer registers of communication, two communication identification blocks, b. uk of control, two decoder of the communication identifier and two blocks of the register memory, the first output of the first buffer register of the communication connected to the first inputs of the second buffer register of the communication and the control unit, the first input of the first buffer register of communication connected to the second input of the second buffer register connection and the first output of the control unit, the first output of the second buffer register of the connection is connected to the second inputs of the first buffer register of the connection and the control unit; the third inputs of the first and second buffer registers of communication are connected to the corresponding control unit, the third input-output 599U of the controller, the fourth output of which is connected to the second inputs of the first and second blocks of the register memory, the third inputs of which are connected respectively to the outputs of the first and second identifier decoders connections, the inputs of which are connected respectively to the second outputs of the second and first buffer registers of communication, are introduced two route selection blocks, each of which contains a set decoder and a decoder reset, routing register, communication identifier switch, processor index switch and switch tokens, the first ones being. the second, third, and fourth inputs of the communication identifiers switches of the first and second route selection units are connected respectively to the second outputs, the fourth and third inputs of the first and second communication buffer registers, and the fifth and sixth outputs of the control unit; the first and second inputs and outputs of the switches the markers of the first and second route selection blocks are connected respectively to the second and third outputs of the first and second buffer registers of communication and the third and fourth inputs of the control unit; the first inputs of the switches in the processors indexes of the first l BTopioro of the route selection blocks under: connected to the third outputs of the first and second buffer registers respectively, the second inputs to the first output, the control unit, the third inputs to the fifth and sixth outputs of the control unit, and outputs - respectively to the first inputs of the installation decoders and descramblers for resetting the route selection blocks of the same name, the second inputs of which are connected respectively to the outputs of the communication identifier switches of the route selection blocks of the same name, and the output According to the first and second entries of the routing registers one. nominal route selection blocks, the outputs of which are connected respectively to the third inputs of the switches of the markers of the same name route selection blocks, the third inputs of the decoders for installing the first and second route selection blocks are connected to the seventh output of the control unit, the eighth output connected to the network inputs of the first and second reset decoders route selection. The control block contains the micro-command address register and the arithmetic logic unit whose first and second inputs are the first and second inputs of the block, the address switch, the condition switch, and pa. micro-instructions, the group of micro-commands memory outlets is connected to the fourth-eighth outputs of the block, the input and the first output are respectively to the output of the micro-commands address register and the first input of the address switch, the output connected to the third input of the micro-commands address register, and the second input to the output switch conditions, the first to fourth inputs of which are respectively connected to the third and fourth inputs of the block, the second memory output of micro-instructions and the first output of the arithmetic logic node, the third input of which is connected third output microinstruction memory and the fourth, fifth, and sixth inputs of the group of outputs - to first, second and third inputs, and outputs the first, second and third outputs of the block. FIG. 1 is a block diagram of the Device; in fig. 2 is one of the possible implementations of the control unit; in fig. 3 is an example implementation of a communication identification block scheme. The device contains (FIG. 1) address identification register 1, first buffer connection register 2, second communication buffer register 3, control block t, first communication identification block 5, second communication identification block 6, first decoder 7 identifier of communications, second decoder 8 identifier connection, the first register memory block 9, the second register memory block 10, the first block. 11 route selection and second route selection block 12, which include descramblers 13 and I, settings, reset decoders 15 and 1b, routing registers 17 and 18, communication identifier switches 19 and 20, processor index switches 21 and 22, and switch 23 and Ik markers. The control unit C consists of (FIG. 2) from register 25 of microinstruction addresses, memory 2b of microinstructions, address switch 27, condition switch 28, arithmetic logic node 29, inputs 30-33, input-outputs and outputs 37-block, each of blocks 5 and 6 of communication identification co7 g stands (fig. 3) from the priority node of register D6 of free identifiers, encoder 47, decoder kB of occupied identifiers and decoder AE of free identifiers, output 50 and input / output 51 of the block. Buffer registers 2 and 3 of communication are intended for reception-transmission of information coming from the same-named highway. The device can be connected between two lines, and several described devices and several processors can be connected to each of the lines, as a result of which a computing system with a multilevel structure can be obtained, each level of which is a line with devices connected to it. The control unit is designed to analyze and process control information. Received from highways, and also formed by other elements of the device. Address identification register 1 recognizes that other devices are accessing this device. Blocks 5 and 6 ide. Communication authentications are intended to select a free identifier for a logical channel when establishing communication with other devices (or processors) connected to the same trunk through the corresponding communication buffer register. Dedicated communication identifiers from the outputs of blocks 5 and 6 of communication identifiers can be supplied to third inputs of buffer registers 2 and 3 from communication switches 19 and 20 of communication identifiers. Blocks 9 and 10 of the register memory are designed to be remembered when a new logical connection is established between processors through a given device with identifiers of communications accompanying any message transmitted from one trunk to another. The decoders 7 and 8 of the communication identifiers ensure the selection of the corresponding register of blocks 9 and 10 when reading the communication identifier in case of a message transfer through the device to the same name trunk along one of the established logical connections, as well as when you write again. branded free identifier in the case of establishing a new logical connection through this device. Switches 19 and 20 provide transmission i. 8 to the second input of the decoders 13 and the installation and the decoders 15 and 16 of resetting the binary code of the communication identifier either from the communication buffer register of the same name when establishing the destruction of a logical connection, or from the output of the same name communication identification block when establishing a logical connection, or from the output of the register memory flea of the same name with the destruction of a logical connection. The switches 21 and 22 provide the choice of the binary code of the processor index either from the third output of the buffer connection register of the same name or from the first output. control blockade. The first and second inputs of each of the decoders 13-16 are a single information input, so that the binary codes of the processor index and communication identifier received at these inputs form a binary code, the bit of which is equal to the sum of the bits of each of them. The third inputs of the decoder 1A and 13 of the installation are enabled and connected to the seventh output of the control unit. The decoders 13 and And provide installation in a single value markers in the same registers 17 and 18 routing, which in subsequent sessions indicate the presence of a logical channel with this particular identifier of communication, leading to the processor with this particular index. The decoders 15 and 16 are designed to reset to zero the markers in the same name registers 17 and 18 of the routing of the markers when the logical channels corresponding to specific communication identifiers and leading to processors with specific indices are destroyed in this device. The registers 17 and 18 of the routing are intended to store the state of the markers, indicating the presence of logical communication channels with certain identifiers leading to processors with certainty by registered indexes. Route 17 and 18 are equal to 2 2, where n is the binary code of the identifier, m is the binary code of the processor index. The tokens 23 and 2 tokens provide for reading the state of the token from a certain bit of the registers 17 and 18 of the routing in accordance with a specific link identifier and a specific processor index. The outputs of the first and second switches 23 and 2k of the markers are the outputs of one nominal route selection blocks 11 and 12, which provide the possibility of transmitting messages over logical communication channels only in those directions in which the processors of these messages are located. Control unit (FIG. 2) is a control microcontroller, in which the micro-command address register 25 is designed to store the address of the next micro-command. The address from the output of register 25 is fed to the address input of the memory of 26 microinstructions, which is designed to generate control actions on all elements of the device. The address switch 27 is designed to select the address code of the next microcommand in accordance with the information on the control input from the output of the condition switch 28. Depending on the specified information, the formation of the address code in register 25 is performed with without or taking into account one of the signs of the results of operations received at the input of the switch 28 of conditions. firmware. As one of the signs of the results, the transfer signal generated by the arithmetic logic unit 29 is used during the execution of each operation. The arithmetic-logic node 29 provides for performing arithmetic-logic operations in accordance with the information received at its control input from the memory output of 26 micro-instructions, over the information received both at its information inputs, and at the intermediate results stored in internal registers of node 29. Each of blocks 5 and 6 of the identification of communications (Fig. 1) contains the register "6, which provides for the storage of unitary codes of free identifiers, the presence of which indicates the possibility of establishing a logical communication channel through this device without allowing old ones. The priority node kS ensures the allocation of the left unit from the code stored in the register of free identifiers, and the formation of the unitary code of the free identifier. The encoder is designed to generate a binary code free identifier. The decoder t8 occupied identifiers-provides conversion of the binary code of the occupied identifier, arriving at its input, into a unitary one, with the help of which a reset of the jitter of the register of free identifiers is performed. A free identifier decrypter cuts off the conversion of the binary code of the identifier being released upon destruction. occupied channel in the unitary code, with which the unit is set to the unit state of the corresponding bit of the register 46 free identifiers. The device works as follows. The logical communication channels established in a multiprocessor computer system (machine) in each device are determined by their pair of corresponding communication identifiers. When a message is received, for example, from the first highway through the buffer register 2, the accompanying identifier message is replaced with its corresponding other identifier stored in block 10 and valid for devices connected to the second trunk. With the identifier read from block 10, the received message is output via the buffer link register 3 to the second trunk. When receiving a message from the second line, the actions of the device are completely similar. Therefore, hereinafter, the operation of the device is considered when transmitting information of the buffer register 2 to the buffer register 3 When exchanging information on one logical communication channel of more than two processors, indexes are used to address the recipient processors, which are transmitted in the header of each message along with the identifier. After receiving the header of the message in the buffer register 2 simultaneously with the replacement of the incoming identifier by the method described above, the device interrogates the corresponding marker in the register 17 of the routing. For this, the received identifier from the second exit and. The processor index from the third output of the buffer register 9 is fed to the first and second inputs of the switch 23, respectively. in this case, a single binary code, the width of which is equal to the sum of identifier and index digits. This binary code controls the transfer through the switch 23, the state of the corresponding register register 17, which is used in the + block when it arrives at its third input as an indication of the result of the operation for analyzing the possibility of transmitting a message received from the first highway via the buffer register 2 to the second highway via the buffer register 3. If the polled token is equal to one, then the entire message, together with the new identifier, read from block 10, is transmitted through the buffer register 3 of the connection to the second magistal, since it is only during transmission in this direction (t. e. through this device) through a logical communication channel, the message can reach the recipient processor. If the polled token in register 17 is zero, then the message is not transmitted to the second trunk because the route is logical. The channel to the receiving processor of the received message lies through other devices, and not through this one. Therefore, the header of the message received in the buffer register 2 is reset. Each marker in register 17 is set to 1 when the logical link is initially laid with the given identifier to the processor with the given index through the device from the first line to the second. P. This block k by supplying the corresponding control actions to the fourth input of the switch 19 and to the third input of the switch 21 ensures the transmission of the communication identifier from the second output of the buffer register 2 through the switch 19 to the first input of the set decoder 13 and the processor index to the third output through switch 21 to the second input of the decoder 13 of the installation. The decoder 13 in the presence on its third input of the enabling signal from the seventh output of the block converts received on its first two inputs. binary code in unitary, which ensures the establishment of the corresponding register register 17 to 1. Thus, the possibility of further co-i communication to the recipient processor with a given index over a logical communication channel with the given identifier through this device from the first line to the second is fixed. If the logical communication channel to be installed must provide for two-way information exchange between processors that are subscribers of the logical channel, then simultaneously with the procedure described earlier for installing 1 marker in register 17, this device sets the corresponding marker in register 18 to 1. a free identifier from the output of block 6 is supplied via switch 20 to the first input of the decoder lA of the installation. The processor index from buffer register 2 is fed through the block to the second input of the switch 22 and then from its output goes to the second input of the decoder. The decoder converts the binary code entered into its first two inputs into a unitary code, with which the corresponding marker in register 18 is set to 1, so that in subsequent sessions in the reverse and in the reverse direction, a single route leading only addressed to the processor, and not to all processors connected to this logical channel. The reset of the markers 8 by the registers 17 and 18 is performed when the logical channel with a specific identifier leading to the processor with a specific index is destroyed. When a special command destroys the logical channel in the buffer register 2, the identifier and processor index, respectively, through the switches 19 and 21 are fed to the first two inputs of the first decoder 15 of the reset. In the presence of an enable signal from the seventh output of the block k, the decoder 15 generates a unitary code that provides a reset to O of the corresponding bit in register 17. If the logical channel was two-way, then to reset the corresponding bit in register 18, the identifier valid from the second line is transmitted through the switch 20 to the first input of the descrambler 16 reset. The source processor index is transmitted from 139 of the first output of buffer register 2 through the C block to the second input of the switch 22, from the output of which it goes to the second input of the decoder 16, which in turn generates a unified code, thereby providing a reset to O of the required marker in register 18. Thus, when the proposed device is used in a multiprocessor system, the system capacity is increased when information is interchanged between processors by allowing the automatic selection of information on the logical communication channel of such a route, in which data is transmitted only to the processor uni4aTejFBO, and not to all processors connected by one logical channel. The introduction of automatic routing in the exchange of information over a single logical communication channel to which many processors can be connected makes it efficient to use such multi-subscriber communication channels for organizing the interaction of a set of processors for the joint solution of one task. The use of multi-subscriber logical communication channels in interprocessor information exchange makes it possible to significantly increase the level of parallel computing between processors while simultaneously solving many subtasks. There is one and the same number of free identifiers for establishing logical communication channels in each device of the system in case of using automatic routing interprocessor vol. Information on various logical communication channels can be carried out with greater intensity, since fewer system devices need to be loaded to transmit each message to a destination. Claim 1. A device for interfacing processors containing an address identification register, two buffer registers of communication, two identification blocks of a link, a control block, two decoder of communication identifiers, and two blocks of a register memory, the first 1 OUTPUT of the first buffer register of link 4; the first inputs of the second buffer register of the communication and the control unit, the first input of the first buffer register of the connection is connected to the second input of the second buffer register of the communication and the first output of the control unit, the first output of the second buffer p Giustra communication is connected to the second inputs of the first buffer register and the communication control unit; the third inputs of the first and second communication registers are connected respectively to. the outputs of the first and second communication identification units, the inputs-outputs of which are connected respectively to the first and second inputs-outputs of the control unit, the third input-output of which is connected to the input-output of the address identification register, the fourth inputs of the first and second buffer registers of communication, respectively to the outputs of the first and second blocks of the register memory, the first inputs of which are connected respectively to the second and third outputs of the control unit, the fourth output of which is connected. to the second inputs of the first and second register memory units, the third inputs of which are connected respectively to the outputs of the first and second decryption, communication identifiers, the inputs of which are connected to the second outputs of the second and first buffer, respectively, of the second outputs. characterized in that, in order to increase the capacity, two route selection blocks are introduced into the device, each of which contains a set decoder, a reset decoder, a register. routing communication identifier switch, processor index atorder and token switch, the first, second, third and fourth inputs of the communication identifier switches of the first and second route selection blocks are connected to the second outputs, fourth and third inputs of the first and second buffer registers, respectively and the fifth and sixth outputs of the control unit, the first and second inputs and outputs of the switch markers of the first and second route selection blocks are connected respectively to the second and third outputs With the first and second buffer register registers and the third and fourth control unit inputs, the first inputs of the processor index switches of the first and second route selection units are connected to the third outputs of the first and second communication buffer registers, the second inputs to the first output of the control unit, and the third inputs respectively to the fifth and sixth outputs of the control unit, and outputs respectively to the first inputs of the installation decoders and reset decoders of the same-name route selection blocks, the second inputs to oryh connected respectively ci outputs switch IDs communication homonymous path selection block, and outputs - respectively with the first and second inputs of the routing registers of similar routing units whose outputs are connected respectively to the third inputs of switches markerv homonymous route selection blocks, the third inputs of decoders Fitting ne. The second and second route selection units are connected respectively to the seventh output of the control unit, the eighth output connected to the third inputs of the reset decoder of the first and second route selection units.
2. Устройство по п. 1, о т л и чающеес тем, что блок управлени содержит регистр адреса микрокоманд и арифметико-логический узел,первые2. The device according to claim 1, so that the control unit contains the microinstruction address register and the arithmetic logic node, the first
и вторые входы которых вл ютс соответственно первым и вторым входами блока, коммутатор адреса, коммутатор условий и пам ть микрокоманд, причем группа выходов пам ти микрокоманд соединена с четвертым-восьмым выходами, блока, вход и первый выход - соответственно с выходом регистра адреса микрокоманд и первым входом коммутатора адреса, выходом подключенного к третьему входу регистра адреса микрокоманд а вторым входом - к выходу коммутатора условий, первые-четвертый входы которого соответственно соединены с третьим и четвертым входами блока, вторым выходом пам ти микрокоманд и первым выходом арифметико-логического узла, третий вход которого подключен к третьему выходу пам ти микрокоманд, а четвертый, п тый, шестой входы и группа выходов - соответственно к первому, второму и третьему входамвыходам и первсжу, второму и третьему выходам блока.and the second inputs of which are respectively the first and second inputs of the block, an address switch, a condition switch and a microcommand memory, the group of microcommand memory outputs connected to the fourth-eighth outputs of the block, the input and the first output respectively with the output of the microinstruction address register and the first input of the address switch, the output of the microinstruction address register connected to the third input and the second input to the output of the condition switch, the first to fourth inputs of which are respectively connected to the third and fourth inputs and the block, the second output of the memory of microinstructions and the first output of the arithmetic logic unit, the third input of which is connected to the third output of the memory of microinstruction, and the fourth, fifth, sixth inputs and group of outputs - respectively to the first, second and third outputs and output of the first, the second and third block outputs.
Источники информации, jпpин тыe во внимание при экспертизе 1. Авторское свидетельство СССР №633022, кл. G 06 F 15/16, 1976.Sources of information, take into account in the examination 1. USSR author's certificate №633022, cl. G 06 F 15/16, 1976.
2. Авторское свидетельство СССР № , кл. G Об F 3/04. 1977 (прототип ) .2. USSR author's certificate №, cl. G About F 3/04. 1977 (prototype).
фиг. ZFIG. Z
ГR
iffiff
4848