SU982007A1 - Устройство дл линеаризации характеристик измерительных преобразователей - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ЛИНЕАРИЗАЦИИ ХАРАКТЕРИСТИК ИЗМЕРИТЕЛЬНЫХ ПРЕОБРАЗОВАТЕЛЕЙ

Изобретение относитс  к вычислительной и измерительной технике и предназначено дл  использовани  в многокансшьных измерительных системах с различными типагли измерительных преобразователей, имеющих нелинейные передаточные характеристики.

Известно устройство дл  линеаризации характеристик измерительных преобразователей, содержащее узел вычитани  и суммировани  импульсов, два счетчика, комг тационную матрицу, дешифратор участков аппроксимации и делитель частоты LlJ.

Известен также специализированный цифровой чистотомер, содержа1.чий линеаризатор измер емой величины С 2.

Недостатком указанных устройств  вл етс  то, что казкдое из них работает с однотипными измерительными преобразовател ми, имеющими одинаковые нелинейные характеристики.

Наиболее близким из известных устройств по технической сущности к изобретению  вл етс  устройство дл  линеаризации характеристик измерительных преобразователей, которое содержит блок вычитани  и cyi nvmpoв .ани , два счетчика, дешифратор, Де: итель частоты, ком1-1утируюсдую матрицу и блок выбора характеристик, состо щий из наборного пол  и переключател  Цз}.

Недостаток указанного устройства заключаетс  в том, что при увеличении числа типов измерительных преобразователей пропорционально увеличиваетс  число шин участков аппроксимации наборного пол  и усложн етс  переключатель, что приводит к значительному усложнению блока выбора характеристик.

Целью изобретени   вл етс  упрощение устройства.

Поставленна  цель достигаетс  тем, что устройство, содержащее блок вычитани  и суммировани , два счетчика , делитель частоты, комг татор, первый и второй выходы которого сое20 динены соответственно с первым и вторым входс1ми блока вычитани  и суммировани , третий вход которого  вл етс  информационны / входом устройства , выход блока вычитани  и суммиро25 вани  соединен с входом первого счетчика , первый выход которого соединен с информационным входом коммутс1тора, второй выход первого счетчика соединен со входом делител  частоты, вы30 ход которого подключен к входу второго счетчика, содержит посто нный запоминающий блок, младшие разр ды адресного входа которого соединены с выходом второго счетчика, выход посто нного запоминающего блока подключен к управл ющему входу кoм vтатора , старшие разр ды адресного входа посто нного запоглинающего блока соединены с управл ющим входо устройства. Блок вычитани  и суммировани  в устройстве содержит элементы И, ИЛИ, триггеры, причем первые входы первбго и второго элементов И и тактовый вход первого триггера соединены с третьим входом блока , второй вход второго элемента И  вл етс  вторым входом блока, третий вход второго элемента И подключен к первому выходу первого триггера , второй выход которого подклю1ен к второму входу первог о элемента и к первому входу второго триггера , второй вход которого  вл етс  лервым входом блока, выход второго триггера соединен с информационным входом первого триггера, выход первого элемента И соединен с входом третьего триггера, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход

элемента ИЛИ- вл етс  выходом блока I...-На фиг, 1 изображена лок-схема устройства; на фиг. 2 - функциональна  схема KOi.iMyTaTopa} на фиг. 3 функциональна  схема блока вычитани  и суммировани ; нафиг. 4 и 5 временные диаграмг-и работы блока вычитани  и суммировани  дл  режима вычитани  и режима суммировани  соответственно.

Устройство содержит блок 1 вычитани  и суммировани , вход которого соединен с выходом преобразовател  параметра в число импульсов (на фигуре не показан), а выход - со входом первого счетчика 2. Выходы счетчика 2 подключены к информационным входам коммутатора 3, причем первый и второй выходы коммутатора 3 соединены спервым и вторым входами блока 1 вычитани  и суммировани . К одному из выходов первого счетчика 2 подключен вход делител  частоты 4, выход которого соединен со входом второго счетчика 5, выходы которого соединены с младшими разр дами адресного входа посто нного запоминающего блока 6. Выход посто ного запоминающего блока б подключе к управл ющим входам ког мутатора 3, причем разр ды адресного входа посто нного запог/шнающего блока служат ДЛЯ выбора типа линеаризуемой характеристики .

Коммутатор 3 содержит (фиг. 2) группу дифференцирующих цепочек 7-1

входы которых  вл ютс  информационными входами ког мутатора 3. Выходы дифференцирующих цепочек 7-12 подключены ко входам элементов И 13-18, вторые входы которых  вл ютс  управл ющими входами коммутатора 3. Выходы элементов И 13-18 подключены ко входам элемента ИЛИ 19, выход которого  вл етс  первым выходом коммутатора 3. Один из управл ющих входов коммутатора. 3 подключен к буферному усилителю 20. Выход буферного усилител  20  вл етс  вторым выходом коммутатора 3.

Блок вычитани  и суммировани  1

5 содержит (фиг. 3) элемент И 21, один из входов которого соединен с третьим входом блока 1. К третьему входу блока 1 подключены первый вход элемента И 22 и тактовый вход тригге0 Ра 23. Второй вход элемента И 22

 вл етс  вторым входом блока 1 вычитани  и суммировани , а третий вход элемента И 22 подключен к пр мому выходу триггера 23. Инверсный выход

5 триггера 23 подключен ко второму входу элемента И 21 и входу триггера 24, другой вход которого  вл етс  первыгл входом блока 1 вычитани  и суммировани  1. Пр мой выход триг ,„ гера 24 соединен с входом триггера 23. Выход элемент И 21 соединен с тактовым входом триггера 25, выход которого соединен с первым входом элемента ИЛИ 26, второй вход которого соединен с выходом элемента И 22, а выход  вл етс  выходом блока 1 вычитани  и суммировани .

Работа устройства заключаетс  в реализации передаточной функции, осуществл ющей кусочно-линейную аппроксимацию функции, обратной линеаризуемой характеристике.

На вход блока 1 вычитани  и сурлмировани  от преобразовател  параметр5 число импульсов (не показан) поступает последовательность импульсов. В зависимости от кода, поданного на старшие разр ды адресного входа посто нного запо1-1инающего блока б и текущего состо ни  счетчика 5 с выхода посто нного запоминающего блока б на управл ющие входы коммутатора 3 поступает управл ющий код Он разрешает прохождение соответствующего числа импульсов, сформированных на

55 выходах счетчика 2, на входы блока 1 вычитани  и суммировани . Это число импульсов добавл етс  к последовательности импульсов от преобразовател  параметр - число импульсов или

Claims (3)

1. 60 вычитаетс  из нее на данном участке аппроксимации нелинейной характеристики . В результате на вход счетчика 2 поступает линеаризированна  последовательность импульсов. Делитель 4 65 частоты служит дл  разбивки на участки аппроксимации. Выбор коэффициента делени  дл  делител  4 частоты а также выбор счетчика 2, к котором подключен делитель 4 частоты, осуществлен исход  из.равенства коэффициента делени  последовательности входных импульсов числу, соответствующему величине участка аппроксимации . Таким образом осуществлена разбивка полного диапазона входного параметра на равные по длине участки аппроксимации. Переключение участков аппроксимации производитс  счетчиком 5, смена состо ни  в котором происходит при поступлении на вход счетчика-2 определенного числа входных импульсов, соответствующего длине участка аппро ксимации . Н& информационные входы коммутатора 3 поступают с выходов триггеров счетчика 2. По переходу триггеров счетчика 2 в единичное состо ние дифференцирующие цепочки 7-12 вырабатывают импульсы, прохождение которых через элемент И 13-18 на входы элемента ИЛИ .19 и на первый выход коммутатора 3 определ етс  логическими уровн ми на соответствую щих управл ющих входах коммутатора. При этом число импульсов, которые проход т на первый выход кoм Iyтaтopa 3 за цикл счетчика 2, равно коду, . поступающему на управл ющие входы кo 1мyтaтopa 3. К одному из управл ющих входов подключен вход буферного усилител  20. Уровень сигнала, поступающего с буферного усилител  20 на второй выход коммутатора 3, определ ет , будут ли выходные импульсы коммутатора добавл тьс  к входной последовательности -импульсов на блоке 1 вычитани  и суммировани  или Су дут запрещать прохонутение соответствующего числа импульсов входной последовательности . Работа блока 1 вычитани  и суммировани  описана по временным диаграммам, приведенны:- на фиг. 4 (режим вычитани ) и на фиг.5 ( режим суммировани ). 1 Перед началом работы устройства необходимо установить триггер 23 в ну левое состо ние. На вход блока 1,  вл ющийс  информационным входом уст ройства поступает импульсна  последовательность от преобразовател  параметра в число импульсов, частота которой делитс  на два триггером 25 и поступает через элемент ИЛИ 26 на выход блока 1. При поступлении на первый вход блока импульса с первого выхода коммутатора 3 триггер 24 уста навливаетс  в единичное состо ние. Логическа  единица, поступающа  на вход триггера 23 с выхода триггера 24, разрешает переключение триггера 23 в единичное состо ние. При этом уровень логического нул , поступающий с инверсного выхода триггера 23 на вход триггера 24, сбрасывает триггер 24 в нулевое состо ние. Сформированный на инверсном выходе триггера 23 импульс в течение периода входной частоты запрещает про . хождение одного и 1пyльca с входом блока 1 через элемент И 21 на вход триггера 25. Логический уровень на втором входе блока вычитани  и суммировани  1 определ ет режим работы блока. Если на втором входе логический нуль (режим вычитани ), то сформированна  на выходе триггера 25 импульсна  последовательность через элемент ИЛИ 26 проходит на выход блока 1. Сформированна  на выходе блока 1 последовательность соответствует вычитанию одного импульса из входной последовательности импульсов. Если на втором входе блока 1 логическа  единица (режим суг.1мировани , то сформированный на пр мом выходе триггера 23 импульс разрешает прохождение на выход элемента И 22 одного импульса входной последовательности. Cфop лиpoвaнный таким образом импульс с выхода элемента И 22 поступает на вход элемента И 26 и добавл етс  к импульсной последовательности, cфop 1иpoвaнной на выходе триггера 25. Полученна  импульсна  последовательность поступает на выход блока 1. При отсутствии иьтульсов на первом входе блока 1 вычитани  и суммировани  независимо от уровн  сигнала на втором входе блока 1 импульсна  последовательность , поступающа  на информационный вход, проходит через элемент И 21, делитс  на два на триггера 25 и проходит на выход блока 1 через элемент ИЛИ 26. Посто нный запоминающий блок 6 хранит управл ющие коды коммутатора дл  каждого участка аппроксимации всех линеаризуемых характеристик. Выборка управл ющего кода осуществл етс  путем подачи на старише разр ды адресного выхода посто нного запоминающего блока 6 кода, соответствующего типу Линеаризуемой характеристики , а на младшие разр ды адресного входа - кода участка аппроксимации . Изобретение упрощает схему устройства линеаризации, предназначенного дл  работы с разнотипными измерительными преобразовател ми. Формула изобретени  1. Устройство дл  линеаризации характеристик измерительных преобразователей , содержащее блок вычитани  И суммировани , два счетчика, делитель частоты, коммутатор, первый и второй выходы которого соединены соответственно с. первыг/ и вторым входами блока вычитани  и суммировани , третий вход которого  вл етс  информационным входом устройства, выход блока вычитани  и суммировани  соединен с входом первого счетчика, первый выход которого соединен с информационным входом коммутатора, второй выход первого счетчика соединен со входом делител  частоты, выход которого подключен к входу второго счетчика, отличающеес  тем, что, с целью упрощени , оно содержит посто нный запомина1адий блок, младшие разр ды адресного входа которого соединены с выходом второго счетчика, выход посто нно запоминающего блока- подключен к управл 1още1.1у входу ког/мутатора , старшие разр ды адресного входа посто нного запоминающего блока соединены с управл ющим входом устройства .
2. 2. Устройство ПОП.1, о тли ч а ю щ е е с   , тем, что блок вычитани  и суммировани  содержит элементы И, ИЛИ, триггеры, причем первые входы первого и второго элементов И и тактовый вход первого триггера, соединены с третьим входом блока, второй Е

   вход второго элемента И  вл етс  вторы - входом блока, третий вход второго элемента И подключен к первому выходу первого триггера, второй выход которого подключен к втopo 1y входу первого элемента И и к первому входу второго триггера, второй вход которого  вл етс  первым входом блока , выход второго триггера соединен с информационным входом первого .триггера, выход первого элемента И соединен с входом третьего триггера, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход элемента ИЛИ  вл етс  выходом блока,

   0Источники информации,

   прин тые во внимание при экспертизе

   1.Авторское свидетельстро СССР № 483674, кл. G 06 F 15/20, 1973,

   2.Гутников В,С, и др, Специализированный цифровой частотомер дл 

   работы с измерительным частотными /преобразовател ми.- Приборы и системы управлени , 5, 1977, с. 22-24.
3. 3.Авторское свидетельство СССР 0 № 698000, кл. G 06 F 15/20, 1978,

   8шод трипе pa 23

   Sxod триггера 25

   8шоЗ 5/1 ока 1

   8ШоЗ

   26

   fZ

   Фиг.