SU972595A1

SU972595A1 - Programmable storage device

Info

Publication number: SU972595A1
Application number: SU813292716A
Authority: SU
Inventors: Николай Николаевич Журавский; Александр Минович Селигей
Original assignee: Киевское производственное объединение "Электронмаш" им.В.И.Ленина
Priority date: 1981-05-19
Filing date: 1981-05-19
Publication date: 1982-11-07

Description

Изобретение относится к вычислительной технике, а именно к организации постоянных запоминающих устройств на интегральных микросхемах. _The invention relates to computer technology, and in particular to the organization of read-only memory devices on integrated circuits. _

Известно программируемое постоян- -⁵ное запоминающее устройство, содержащее микросхемы программируемой постоянной памяти, одноименные разрядные выходы которых объединены и под- ... ключены к выходным шинам£1].Known programmable constant - ⁵ Noe memory device comprising programmable non-volatile memory chip, the same name bit outputs of which are combined and the sub key K ... output busbars £ 1].

Недостаткам указанного устройства является невозможность' использования микросхем с дефектными битами на основе поразрядного обратного кодирования . 15The disadvantages of this device is the impossibility of using chips with defective bits based on bitwise reverse coding. fifteen

Наиболее близким по технической сущности к предлагаемому является постоянное запоминающее устройство содержащее микросхемы постоянной памяти и дешифратор, выходы которого 2Ь соединены со входом выбора микросхемы^].The closest in technical essence to the proposed one is a read-only memory device containing read-only memory chips and a decoder, the outputs of which 2b are connected to the input of the choice of the chip ^].

Недостатком указанного устройства является невозможность использования ’ метода поразрядного обратного кодирования с целью уменьшения количества прожигаемых перемычек или использовать микросхемы- с дефектными битами.The disadvantage of this device is the inability to use the ’method of bitwise reverse coding in order to reduce the number of jumpers jumped through or to use microcircuits with defective bits.

Целью изобретения является повыше-¹ние надежности за счет обеспечения возможности использования метода поразрядного обратного кодирования при построении запоминающего устройства, что уменьшит количество пережигаемых перемычек и уменьшит вероятность и:: восстановления.An increase of the invention is ^one of reliability by allowing the use of inverse coding bitwise when constructing the storage device, reducing the amount of fusible webs and reduce the probability of recovery and ::.

Указанная цель достигается тем,что программируемое постоянное запоминающее устройство, содержащее модули памяти, адресные входы которых соединены со входами дешифратора и являются входами устройства, выходы дешифратора соединены с входами выборки соответствующего модуля памяти, дополнительно содержит блок формирователей четности, входы первой группы.которого соединены с информационными входами модулей памяти, входы второй группы - с дополнительными выходами модулей памяти, а выходы блока формирователей четности являются выходами устройства.This goal is achieved by the fact that a programmable read-only memory device containing memory modules, the address inputs of which are connected to the inputs of the decoder and are the inputs of the device, the outputs of the decoder are connected to the sample inputs of the corresponding memory module, additionally contains a block of parity generators, the inputs of the first group. information inputs of memory modules, inputs of the second group with additional outputs of memory modules, and the outputs of the parity block are outputs stroystva.

На чертеже представлена блок-схема предлагаемого программируемого постоянного запоминающего устройства.The drawing shows a block diagram of the proposed programmable read-only memory device.

Программируемое постоянное запоминающее устройство содержит модули памяти 1, адресные входа которых соединены с адресными входами 2, являющимися входами устройства, и со входами дешифратора 3, выходы которого соединены со входами выборки соответствующего модуля памяти 1, блок 4 формирователей четности, вхо- 5 ды первой группы которого соединены с информационными выходами модулей памяти, а входы второй группы - с выходами дополнительного разряда модулей памяти. 10The programmable read-only memory device contains memory modules 1, the address inputs of which are connected to address inputs 2, which are the inputs of the device, and to the inputs of the decoder 3, the outputs of which are connected to the sample inputs of the corresponding memory module 1, block 4 parity generators, inputs of the first group which are connected to the information outputs of the memory modules, and the inputs of the second group - with the outputs of the additional discharge of memory modules. 10

Программируемое постоянное запоминающее устройство работает следующим образом.Programmable read-only memory device operates as follows.

При поступлении на кодовые шины адреса 2 кода выбирается соответствующий модуль памяти 1 и из него считывается информация, поступающая на первую группу входов блока 4 формирователей четности. Одновременно по дополнительному разряду считывается „ 0 или 1 в зависимости от кода, в котором записано слово в информационных разрядах по выбранному адресу: прямом или обратном.Upon receipt of the code address 2 on the code buses, the corresponding memory module 1 is selected and information arriving at the first group of inputs of the parity former block 4 is read from it. At the same time, an additional digit reads “0 or 1, depending on the code in which the word is written in the information bits at the selected address: direct or reverse.

В,блоке 4 формирователей четности происходит восстановление истинной информаций. Это позволяет информацию в словах-с преобладающим количеством! .записывать'в обратном коде и тем самым сокращать число пережигаемых перемычек при программирова- 30 'ний. Поскольку перемычки имеют определенную вероятность восстановления после программирования, то уменьшая количество пережженых. перемычек можно повысить надежность р.цботы программируемого постоянного запоминающего устройства. В этом заключается технико-экономическое преимущество предлагаемого Технического решения.In block 4 of the parity generators, true information is restored. This allows information in words — with a predominant amount! .write 'in reverse code and thereby reduce the number of jumped jumpers during programming 30'. Since jumpers have a certain probability of recovery after programming, then reducing the number of burned ones. jumpers can improve the reliability of the work of the programmable read-only memory device. This is the technical and economic advantage of the proposed technical solution.

Claims

The invention relates to computing, in particular to the organization of permanent memory devices on integrated circuits. A known programmable read-only memory, containing programmable read-only memory chips, of the same name of the DISCHARGES of which are combined and connected to the output buses 1. The disadvantage of this device is the inability to use chips with defective bits based on bitwise inverse coding. The closest in technical essence to the present invention is a permanent storage device containing fixed memory chips and a decoder, the outputs of which are connected to the input of chip select 2. The disadvantage of this device is the inability to use the I method of bitwise reverse coding to reduce the number burned jumpers use microschemes with defective bits. The aim of the invention is to increase reliability by allowing the use of a bitwise reverse coding method in the construction of a storage device, which will reduce the number of burned-out jumpers and reduce the probability and :: recovery. This goal is achieved by the fact that a programmable read-only memory containing memory modules whose address inputs are connected to the decoder inputs and are device inputs, the decoder outputs are connected to the sample inputs of the corresponding memory module, additionally contains a block of parity generators, the inputs of the first group Which are connected to the information inputs of the memory modules, the inputs of the second group are with the additional outputs of the memory modules, and the outputs of the block of parity drivers are the output of the apparatus. The drawing shows a block diagram of the proposed programmable read-only memory. The programmable read-only memory contains memory modules 1, whose address inputs are connected to aflpecHFJMH inputs 2, which are device inputs, and to the inputs of the decoder 3, whose outputs are connected to the sample inputs of the corresponding memory module 1, block 4 of parity drivers, The first group of sensors are connected to the information outputs of the memory modules, and the inputs of the second group are connected to the outputs of the additional discharge of the memory modules. Programmable constant zap. The device operates as follows. When a code arrives at the code bus of address 2, the corresponding memory module 1 is selected and the information arriving at the first group of inputs of the parity block 4 is read from it. At the same time, an additional bit is read O or 1, depending on the code with which the word is written in the data bits at the selected address: forward or reverse. In, block 4, parity drivers FORMAT; Insertion of true information. This allows the information in words-d with the prevailing amount of .H to write the code back into it and thereby reduce the number of bursts being burned during programming. Since the blocks have a certain probability of being restored after programming, by reducing the number of burned out jumpers, you can increase the reliability of pc, bots of a programmable read-only memory. This is the technical and economic advantage of the proposed technical solution. The invention Programmable read-only memory containing memory modules whose address inputs are connected to it by the decoder inputs and are device inputs, the outputs of the decoder are connected to the sample inputs of the corresponding memory module, so that, in order to increase reliability, it contains a block of parity drivers, the inputs of the first group of which are connected to the information outputs of the memory modules, the inputs of the second group - with the additional outputs of the memory modules, and the outputs of the block formation s are parity - device outputs. Sources of information taken into account during the examination 1.Valiev KA, Orlikovsky A.A. Semiconductor memory circuits on bipolar transistor structures. M., Soviet Radio, 1979, p. 253254.

2. Microelectronics and semiconductor devices. Moscow, Soviet Radio, 1976, no. 1, p.50-58, Fig.2 (prototype).