SU960853A1 - Устройство дл интегрировани сигнала - Google Patents

Description

1

Изобретение относитс  к электронике и вычислительной технике.

Известны устройства дл  интегрировани , содержащие интегратор со схемой запоминани  дрейфа 1 1 и 2 .

Недостатками этих устройств  вл ютс  ограниченное врем  интегриро ,вани , низка  точность и устойчивость вследствие того, что схема запоминани  дрейфа может работать толь-ю ко до и после интегрировани .

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  интегрировани  сигна- ла, содержащее интегрирующую схему, состо щую из интегратора, включающего усилитель посто нного тока и предварительный усилитель, установленный на входе интегратора. В каче- 20 стве усилител  посто нного тока интегратора используетс  ди(1)ференциальный усилитель со схемой запоминани  дрейфа 3.

Недостатками известного устройства  вл ютс  ограниченное врем  интегрировани  и низка  точность работы схемы вследствие того, что схема запоминани  дрейфа может работать только до и после интегрировани . В процессе работы на вход интегратора подаетс  напр жение, соответствующее дрейфу, приведенному ко входу, с запоминающего конденсатора. Это напр-чжение выpaбaтывiaeтc  схемой запоминани  дрейфа перед интегрированием. Ограниченное врем  интегрировани  снижает функциональные возможности интегратора. Дрейф, имеющий место в процессе интегрировани , не устран етс  до окончани  цикла интегрировани , что снижает точность работы схемы, особенно при длительном цикле интегрировани .

Кроме того, нестабильность коэф- j фициента усилени  и посто нной времени интегрировани  из-за того, что в интеграторе отсутствует отрицательнал обратна  св зь по посто нному току, снижает стабильность работы схемы. При введении отрицательной обратной св зи резко уменьшаетс  посто нна  времени из-за шунтирующего действи  сопротивлени  обратной св зи.

Целью изобретени   вл етс  повышение точности и стабильности посто нной времени интегрировани .

Указанна  цель достигаетс  тем, что в устройство дл  интегрировани  сигнала, содержащее предварителный усилитель, подключенный ко вход запоминающего усилител , выход котЬрого  вл етс  выходом устройства, блок запоминани  ;с;рейфа и первый ключ, вход которого через первый масштабный резистор соединен с входом устройства, введены формирователь импульсов стабильной скважности , интегрирующий конденсатор и второй ключ, включенный между выходом первого ключа и первым входом предварительного усилител , второй вход и выход которого соединены сооветственно с выходом и входом блока запоминани  дрейфа, интегрирующий конденсатор включен между выходом запоминающего усилител  и общим выводом первого и второго ключей, управл ющие входы которых соединены с первым выходом формировател  импульсов стабильной скважности, второй выход которого подключен к управл ющему входу блока запоминани  дрейфа а также тем, что запоминающий усилитель выполнен на дифференциальном усилителе, неинвертирующий вход котрого  вл етс  входом запоминающего усилител , а инвертирующий вход через второй масштабный резистор соединен с шиной нулевого потенциала и через параллельно соединенные третий масштабный резистор и интегрирующий конденсатор - с выходом дифференциального усилител . . .

Кроме того, предварительный усилитель выполнен на дифференциальном .усилителе, инвертирующий вход которого  вл етс  первым входом предва .рительного усилител  и через четвертый и п тый масштабные резисторы соединен соответственно с шиной нулевого потенциала и выходом дифференциального усилител , причем неинвертирующий вход и выход дифференциального усилител   вл ютс  соответственно вторым входом и выходом предварительного усилител .

На фиг. 1 приведена принципиальна  схема, устройства дл  интегрировани  сигнала; на фиг. 2 и 3 эпюры напр жений на управл ющих входах электронных ключей.

Устройство дл  интегрировани  сигнала содержит интегратор 1, состо щий из предварительного усилител  2, запоминающего усилител  3. блока k запоминани  дрейфа, формирователь 5.импульсов, электронные ключи 6-8. На инвертирующем входе предварительного усилител  2 последовательно сто т ключи 6 и 8. Выход предварительного усилител  2 подключен ко входу запоминающего усилител  3. Блок k соединен своим входом с выходом предварительного усилител  2, а выход его через электронный ключ 7 подключен к неинвертирующему входу предварительного усилител  2. Интегрирующий конденсатор 9 подключен меж-,

ДУ выходом устройства и общим выводом ключей 6 и 8. Управл ющие входы всех ключей соединены с формирователем 5 импульсов стабильной скважности . Резисторы 10 и 11 предназначены

дл  задани  коэффициента усилени  предварительного усилител  2, а 12 и 13 - коэффициента усилени  запоминающего усилител  3Конденсатор Ц служит дл  запоминани  напр жени , соответствующего приведенному ко входу дрейфу, на то врем , когда ключ 7 разомкнут. Интегрирующий конденсатор 15 подключен параллельно резистору 13. Вход устройства через резистор 16 соединен со входом ключа 6.

Кроме того, устройство содержит операционные усилители 17 19Устройство дл  интегрировани  си1- нала работает следующим образом.

Формирователь 5 импульсов генерирует импульсы со скважностью 10.

Управл ющие импульсы поступают на. управл ющие входы ключей 6 и 8 (фиг. 2) , а также на вход ключа 7

(фиг. 3).Как видно, когда ключи 6 и 8 замкнуты, ключ 7 разомкнут и наоборот . В течение времени размы каютс  ключи 6 и 8 и замыкаетс  ключ 7, который включает усилитель блока

Claims (3)

1. Патент США N 3660769, кл. G 06 G 7/18, опублик. 1972.

2.Патент США (Г , кл. G Об G 7/18, опублик. 1979.

3.За вка Японии № 51-17860, S кл. G 06 G 7/18, опублик. 1976

(прототип).

iff