39 ки качества в контрольных системах дискретных каналов св зиj содержащем блок формировани циклов отсчета , счетчик ошибок, регистр сдвигВ; схему сложени по модулю два, элемент ИЛИ-НЕ, элемент И и индикатор, при этом выход первого разр да регистра сдвига подключен к одному из входов элементами, другой вход последнего соединен с выходом второго разр да регистра сдвига, выход элемента И подключен к первому входу индикатора, выходы первого и второго разр да регистра сдвига подключены к соответствующим входам схемы сложени по модулю два, выход которой подключен к одному из входов эле мента ИЛИ-НЕ, другой вход которого соединен с выходом элемента И,и к второму входу ийдикатора, третий вхо которого соединен с выходом элемента ИЛИ-НЕ, а выход блока формировани циклов отсчета через счетчик ошибок подключен к входу регистра сдвига, введены два блока запоминающих устройств (ЗУ), переключатель, два реверсивных счетчика, элемент ИЛИ и дополнительный элемент И, причем выход блока формировани ЦИКЛОВ отсчета подключен ко входу первого ЗУ, другой вход которого соединен со вхо дом счетчика ошибок, а выход - со входом второго ЗУ, к другому входу второго ЗУ и к одному из входов переключател , другие входы и выходы которого соединены соответственно с выходом второго ЗУ, выходом первого реверсивного счетчика, выходом второго реверсивного счетчика, с сумми рущим входом первого и вычитающим входом второго реверсивных счетчиков , с вычитающим входом первого и суммирующим входом второго реверсив ных счетчиков и с одним из входов д по нительного элемента И, другой вход которого соединен с выходом пе вогр разр да регистра сдвига, выход ;дополнительного элемента И подключе к одному из входов элемента ИЛИ,, др гой вход которого соединен с выходо элемента И, выход элемента ИЛИ подключ н к третьему входу индикатора. На чертеже изображена структурна схема предлагаемого устройства. Устройство содержит счетчик ошибок 1, блок формировани циклов отсчета 2, регистр сдвига 3, схему сл жени по модулю два, элемент И 5, 4 элемент ИЛИ-НЕ 6, индикатор 7, первый блок запоминающих устройств (ЗУ) 8, второй блок запоминающих устройств (ЗУ) 9, переключатель 10, первый реверсивный счетчик 11, второй реверсивный счетчик 12, элемент И 13, элемент ИЛИ 1. Устройство работает следующим об- . разом. Сигнал Ошибка поступает на вход первого ЗУ 8 и по сигналам управлени от блока 2 переписываетс во второе ЗУ 9 Переключатель 10 в одном цикле измерений обеспечивает подключение выхода ЗУ 9 к суммирующему входу счетчика 11 и вычитающему входу счетчика, 1, в следующем цикле - к вычитаю1цему входу счетчика 11 и суммирующему входу счетчика 12;-:И т.д., поочереднр (через цикл) В результате по окончании -f-rp цикла измерений в счетчике 11 будет зарегистрирована разность между числом ошибок () зафиксированных в (1-2) и (1-1) циклах измерений Счетчик 12 в последующем (i+1) цикле регистрирует разность ( и т.д. На выходах счетчиков единичный потенциал по вл етс в случае превышени разностью частостей ошибок порогового значени , 8 противном случае на выходах потенциал нулевой. С помощью переключател 10 выход каждого счетчика поочередно через один цикл измерени подключаетс ко второму входу элемента И 13 на первый вход которого подаетс результат предварительной оценки аварийного состо ни канала с выхода первого разр да регистра 3. На выходе элемента И 13 сигнал Авари по витс только в том случае, когда счетчик 1 ьтметит превышение порогового значени частости ошибок в i-M цикле измерений и счетчики 11 и 12 отмет т тенденцию к последовательному существенному нарастанию частости ошибок в течение трех циклов измерений, предшествующих моменту выдачи исполнительной оценки. Б результате при на- личии тенденции постепенного ухудшени качества канала сигнализаци Авари на индикаторе 7 срабатыва- ет после первого же измерени , обнаружившего аварийное качество канала или после наблюдени аварийного качества в двух подр д идущих . интервалах измерений (при неожиданном , резком ухудшении состо ни канала ). В последнем случае сигнал йвари на индикатор 7 выдаетс с известного устройства через элемент ИЛИ k, 39 ki of quality in control systems of discrete communication channelsj containing a block for forming reference cycles, an error counter, a shift register; modulo two, an OR-NOT element, an AND element and an indicator, the output of the first digit of the shift register is connected to one of the inputs by elements, the other input of the last is connected to the output of the second bit of the shift register, the output of the AND element is connected to the first input indicator, the outputs of the first and second bits of the shift register are connected to the corresponding inputs of the modulo two addition circuit, the output of which is connected to one of the inputs of the OR-NOT element, the other input of which is connected to the output of the AND element, and to the second input and the indicator The third input is connected to the output of the OR-NOT element, and the output of the counting cycle forming unit through the error counter is connected to the input of the shift register, two storage units, a switch, two reversing counters, an OR element and an additional AND element are entered, and the output of the counting CYCLES forming unit is connected to the input of the first storage device, the other input of which is connected to the input of the error counter, and the output to the input of the second storage device, to another input of the second storage device and to one of the switch inputs, the other inputs and outputs of which Connected respectively with the output of the second charger, the output of the first reversible counter, the output of the second reversible counter, with the summed input of the first and the subtractive input of the second reversible counter, with the subtracting input of the first and the summing input of the second reversible counter and with one of the inputs of the pressure element And , the other input of which is connected to the output of the translate of the shift register register, the output of the additional element AND is connected to one of the inputs of the element OR, the other input of which is connected to the output of the element AND, the output of cient or connect the N to the third input of the indicator. The drawing shows a structural diagram of the proposed device. The device contains an error counter 1, a block for forming reference cycles 2, a shift register 3, a modulo two circuit, an AND 5, 4 element OR-NOT 6, an indicator 7, the first block of memory devices (memory) 8, the second block of memory devices (Memory) 9, switch 10, the first reversible counter 11, the second reversing counter 12, element And 13, element OR 1. The device operates as follows. at once. The error signal is fed to the input of the first memory device 8 and is transferred to the second memory device 9 by the control signals from unit 2. Switch 10 in one measurement cycle provides connection of the output of memory device 9 to the summing input of counter 11 and the subtracting input of counter, 1, in the next cycle - to subtracting 1 input counter 11 and the summing input of counter 12; -:, etc., alternately (through the cycle) As a result, after the -f-rp measurement cycle ends, the difference between the number of errors () recorded in (1-2) and (1-1) measurement cycles Counter 12 later m (i + 1) cycle registers the difference (etc. At the outputs of the counters, a single potential appears if the difference of error frequencies is exceeded by a threshold value, 8 otherwise the potential is zero at the outputs. Using the switch 10, the output of each counter is alternately through one the measurement cycle is connected to the second input of the element 13 at the first input of which the result of a preliminary assessment of the channel emergency state from the output of the first bit of the register 3 is applied. Then the counter 1 marks the threshold of the error rate in the i-M measurement cycle and counters 11 and 12 mark a tendency for a consistent significant increase in the error rate during the three measurement cycles preceding the moment of issuing the executive evaluation. As a result, if there is a tendency for a gradual deterioration in the quality of the channel, the alarm signaling on indicator 7 is triggered after the first measurement that detected the emergency quality of the channel or after observing the emergency quality in two segments. measurement intervals (in case of unexpected, sharp deterioration of the channel condition). In the latter case, the signal of the jvar to the indicator 7 is output from the known device through the element OR k,
Предлагаемое устройство по сравнению с известным позвол ет в 050% случаев браковани канала в 2 ра за сократить врем анализа аварийного состо ни канала св зи, необходимое дл выработки исполнительной оценки Авари . В результате повышаетс надежность св зи за счет сокращени времени предсказани оценки .The proposed device, as compared with the known, allows in 050% of cases of channel rejection by 2 times to reduce the time of analysis of the emergency state of the communication channel, which is necessary for the development of the Executive Assessment of Avariya. As a result, communication reliability is enhanced by reducing the prediction time of the estimate.