Claims (3)
Наиболее близким к предлагаемому вл етс устройство дл синхронизации сверточного декодера, которое содержит узел выделени и распре .делени последовательности принимаемых к&нальных СИМВС5ЛОВ, кодовый ге39 нератор, сумматор по модулю два, ли нию задержки, накопитель, решающее устройство и декодер сверточного ко да 3. Недостатком такого устройства в л етс большое врем установлени с хронизма и невысока помехоустойчивость . Цель изобретени - повышение помехоустойчивости устройства дл узловой синхронизации сверточного декодера при одновременном снижении времени установлени синхронизма. Поставленна цель достигаетс тем, что в устройство дл узловой синхронизации сверточного декодера содержащее блок выделени и распределени последовательности принимаемых канальных символов, первый и второй выходы которого подключены к входам декодера, причем первый выход блока выделени и распределени последовательности принимаемых канальны символов через первую линию задержки соединен с первымвходом первого сум матора по модулю два, выход которого подключен к первому входу решающего устройства, выход которого соединен с управл ющим входом блока выделени и распределени последовател ности принимаемых канальных символов а также кодовый генератор, выход которого подключен к второму -входу сум матора по модулю два, введены кодовы инвертор, первый и второй входы которого соединены соответственно с первым и вторым выходами блока выделени и распределени последовательности принимаемых канальных символов , а выход подключен к входу кодового генератора, втора лини задержки , вход которой соединен с вторым выходом блока выделени и распределени последовательности принимаемых канальных символов, а выход подключен к первому входу второго сумматора по модулю два, выход которого соединен с вторым входом решающего устройства, причем второй вход второго сумматора по модулю два подключен к выходу кодового генератора . Кроме того, решающее устройство содержит два накопител , входы которых вл ютс соответственно первым и вторым входами решающего устройства, причем их выходы соединены с входами двухпорогового анализатора , выход которого вл етс вы ХОДОМ решающего устройства, причем кодовый инвертор выполнен в виде сумматора по модулю два. На чертеже представлена функциональна схема устройства дл узловой синхронизации сверточного декодера . Устройство дл узловой синхронизации сверточного декодера содержит блок 1 вьщелени и распределени последовательности принимаемых канальных символов, выходы которого подключены ко входам декодера 2, кодовый генератор 3, выход которого подключен ко второму входу первого сумматора 4 по модулю два, первую линию 5 задержки , вход которой соединен с первым выходом блока 1 выделени и распределени последовательности принимаемых канальных символов, а ее выход подключен к первому входу первого сумматора по модулю два, причем выход сумматора по модулю два соединен со входом первого накопител 6. Выход первого накопител 6 подключен к первому входу двухпорогового анализатора 7, выход которого подключен к управл ющему входу блока 1 выделени и распределени последовательности принимаемых символов. В состав устройства дл узловой синхронизации сверточного декодера вход т также кодовый инвертор 8, например, сумматор по модулю два, входы которого подкл1бчены к выходам блока 1 выделени и распределени последовательности принимаемых символов , а выход соединен со входом кодового генератора 3, втора лини задержки 9, вход которой подключен ко второму выходу блока 1 выделени и распределени последовательности принимаемых канальных символов, а выход соединен с первым входом второго сумматора 10 по модулю два, выход которого подключен ко входу второго накопител 11. Выход второго накопител 11 соединен со вторым входом двухпорогового анализатора 7, а выход кодового генератора 3 подключен также ко второму входу второго сумматора 10 по модулю два. Первый и второй накопители 6 и 11 и двухпороговый анализатор 7 образуют решающее устройство 12, Устройство дл , узловой синхронизации сверточного декодера работает следующим образом. Поступающий из канала св зи сигнол в блоке 1 выделени и распределе ни последовательности принимаемых канальных символов преобразуетс , в две последовательности символов Т (D и т(0), где О - символ задержки. В начальный момент времени указанные последовательности могут формироватьс из принимаемых сигналов, соответствующих выходным последовательност м С (0)и 0(0) кодовых генераторов кодера. При правильно установленной , синхронизации последовательность Т {D) формируетс из последовательности G(D), а Т (0) -из G(D), но в случае неверно установленной узловой синхронизации последовательность Т (D может формироватьс из G (о) , а T(D) - из последовательно .сти G (О) . С выхода блока 1 выделени и распределени последовательности принимаемых канальных сикчволов последовательности T(D) и Т (О) поступают н входы кодового инвертора 8 и декодера 2. Кроме того, последовательность flO) через первую линию задержки 5 подаетс на первый вход первого сумматора пОдМОдулю два, а последовательность T(D) через вторую линию задержки 9 поступает на первый вход второго сумматора 10 по модулю два. На выходе кодового инвертора 8 с некоторой задержкой формируетс , оцен ка исходной информационной последовательности 3(0) с умноженным количеством ошибок. Оценка 3 (D) с выхода кодового инвертора 8 поступает на вход кодового генератора 3 с генераторным полиномом G(D). В кодовом генераторе 3 вычисл етс оценка Т (D) последовательности Т(0), котора в первом сумматоре по модулю два сравниваетс с последовательностью Т (D), задержанной в первой линии задержки 5 на врем обработки информации в кодовом инверторе 8 и кодовом генераторе 3. При отсутствии ошибок в канале и правильно установленной синхронизации результат сравнени на выходе сумматора по модулю два равен нулю. Если в канале имеютс ошибки, результат сравнени отличен от нул . Результат сра нени с выхода первого сумматора по модулю два подаетс на вход первого накопител 6 решающего устройства 12. Во втором сумматоре 10 по модулю два производител сравнение последовательности Т (О) с последователь О / ностью т (D), Задержанной в линии задержки 9 Если ошибки в канале отсутствуют и узлова синхронизаци установлена верно, то результат сравнени на выходе сумматора 10 по модулю два с веро тностью 0,5 будет равен единице. Результат второго сравнени с выхода второго сумматора 10 по модулю два поступает на вход вто-, рого накопител 11, решающего устройства 12. Выходные сигналы накопителей 6 и 11 подаютс на входы двухпорогового анализатора 7, который выносит решение о необходимости изменени состо ни узловой син фонизации только в том случае, когда сигнал со второго накопител 11 не превышает установленного порога, а сигналом с первого накопител 6 порог превышен, В этом случае на выходе двухпорогового анализатора 7 формируетс управл ющий сигнал, который подаетс на управл ющий вход блока 1 выделени и распределени последовательности принимаемых канальных импульсов и обеспечивает изменение узловой синхрони%зации . Если же выходные сигналы обоих накопителей 6 и 11 не превышают установленный порог либо оба одновременно превышают пороговое значение, то в этом случае двухпороговый анализатор 7 принимает решение о сохранении состо ни узловой синхронизации на следующий интервал анализа. Предлагаемое изобретение по сравнению с известными устройствами снижает веро тность срыва синхронизма и тем самым повышает помехоустойчивость устройства дл узловой синхронизации сверточного кода. Формула изобретени 1. Устройство дл узловой синхронизации сверточного декодера, содержащее блок выделени и распределени последовательности принимаемых канальных символов, первый и второй выходы которого подключены к входам декодера , причем первый выход блока выделекй и распределени последовательности , принимаемых канальных символовThe closest to the present invention is a device for synchronizing a convolutional decoder, which contains a node for allocating and distributing a sequence of received to & SIMVS5LOV, code generator, modulo two, delay line, accumulator, solver and decoder of convolutional code 3 The disadvantage of such a device is a long establishment time with chronism and low noise immunity. The purpose of the invention is to improve the noise immunity of the device for the nodal synchronization of the convolutional decoder while reducing the synchronization time. The goal is achieved in that the device for node synchronization of the convolutional decoder contains a block for allocating and allocating a sequence of received channel symbols, the first and second outputs of which are connected to the inputs of a decoder, the first output of the block for allocating and distributing a sequence of received channel symbols being connected to the first delay line the first input of the first sum of the modulo two module, the output of which is connected to the first input of the resolver, the output of which is connected to the control By the input of the block for allocation and distribution of the sequence of received channel symbols, as well as the code generator, the output of which is connected to the second modulo two summer input, code inverters are entered, the first and second inputs of which are connected to the first and second outputs of the allocation and distribution unit sequence of received channel symbols, and the output is connected to the input of the code generator, the second delay line, the input of which is connected to the second output of the allocation and distribution unit elnosti received channel symbols, and an output connected to the first input of the second adder of modulo two, the output of which is connected to the second input of the decision unit, the second input of the second modulo two adder connected to the output of the code generator. In addition, the decider contains two accumulators whose inputs are the first and second inputs of the resolver, respectively, and their outputs are connected to the inputs of a two-threshold analyzer, the output of which is you of the Decider, and the code inverter is made in the form of a modulo two. The drawing shows the functional diagram of the device for the nodal synchronization of a convolutional decoder. A device for node synchronization of a convolutional decoder contains a block 1 for allocating and allocating a sequence of received channel symbols, the outputs of which are connected to the inputs of decoder 2, the code generator 3, the output of which is connected to the second input of the first adder 4 modulo two, the first delay line 5, the input of which is connected with the first output of block 1 for allocating and arranging the sequence of received channel symbols, and its output is connected to the first input of the first modulo-2 adder, and the output is adder and modulo-two is connected to the input of the first accumulator 6. The output of the first accumulator 6 is connected to the first input of the two-threshold analyzer 7, the output of which is connected to the control input of the unit 1 for the allocation and distribution of the sequence of received symbols. The nodal synchronization device of the convolutional decoder also includes a code inverter 8, for example, a modulo-two adder, whose inputs are connected to the outputs of the block 1 for allocating and distributing the sequence of received symbols, and the output is connected to the input of the code generator 3, the second delay line 9, the input of which is connected to the second output of the block 1 for allocating and allocating a sequence of received channel symbols, and the output is connected to the first input of the second adder 10 modulo two whose output is connected of the input of the second accumulator 11. The output of the second accumulator 11 is connected to a second input of two-threshold analyzer 7 and the output of the code generator 3 is also connected to a second input of the second adder 10 of modulo two. The first and second drives 6 and 11 and the two-threshold analyzer 7 form a resolver 12, the device for the node synchronization of the convolutional decoder works as follows. The signal received from the communication channel in the allocation unit 1 and the distribution of the sequence of received channel symbols is converted into two sequences of T symbols (D and T (0), where O is the delay symbol. At the initial time, these sequences can be formed from the received signals corresponding to the output sequences C (0) and 0 (0) of the encoder code generators. When synchronized correctly, the sequence T (D) is formed from the sequence G (D) and T (0) from G (D), but in the case of wrong install nodal synchronization sequence T (D can be formed from G (o), and T (D) - from a sequence of G (O). From the output of the block 1 allocation and distribution of the sequence of received channel sikchvolov T (D) and T (O a) the inputs of the code inverter 8 and the decoder 2. In addition, the flO sequence) through the first delay line 5 is fed to the first input of the first adder MODULE two, and the sequence T (D) through the second delay line 9 is fed to the first input of the second adder 10 module two. At the output of the code inverter 8 with some delay, an estimate of the initial information sequence 3 (0) with a multiplied number of errors is formed. Grade 3 (D) from the output of the code inverter 8 is fed to the input of the code generator 3 with the generator polynomial G (D). In code generator 3, the estimate T (D) of sequence T (0) is calculated, which in the first modulo two modulator is compared with the sequence T (D) delayed in the first delay line 5 by the processing time of information in code inverter 8 and code generator 3 If there are no errors in the channel and the synchronization is correctly established, the result of the comparison at the output of the modulo two is zero. If there are errors in the channel, the result of the comparison is different from zero. The result of the output from the output of the first modulo-two adder is input to the first storage unit 6 of the resolver 12. In the second adder 10, modulo-two compares the sequence T (O) with the sequence O / tomnost t (D) delayed in the delay line 9 If there are no errors in the channel and node synchronization is set correctly, then the result of the comparison at the output of modulator 10 modulo two with a probability of 0.5 will be equal to one. The result of the second comparison with the output of the second adder 10 modulo two is fed to the input of the second and ry storage device 11, the resolver 12. The output signals of the accumulators 6 and 11 are fed to the inputs of the two-threshold analyzer 7, which decides whether only nodal syncization is necessary in the case when the signal from the second accumulator 11 does not exceed the set threshold, and the signal from the first accumulator 6 exceeds the threshold, In this case, the output of the two-threshold analyzer 7 generates a control signal that aets to a control input unit 1 for separating and distributing the received channel and provides a sequence of pulses synchronously change nodal% tion. If the output signals of both accumulators 6 and 11 do not exceed the set threshold or both simultaneously exceed the threshold value, then the two-threshold analyzer 7 decides whether the nodal synchronization state is saved for the next analysis interval. The present invention, in comparison with the prior art devices, reduces the likelihood of synchronization failure and thereby increases the noise immunity of the device for the nodal synchronization of the convolutional code. Claim 1. Device for a nodal synchronization of a convolutional decoder, comprising a block for allocating and distributing a sequence of received channel symbols, the first and second outputs of which are connected to the inputs of a decoder, the first output of a block of a selector and a sequence distribution, the received channel symbols
через первую линию задержки соединен с первым входом первого сумматора по модулю- два, выход которого подключен к первому входу решающего устройства, эыход которого соединен с управл ющим входом блока выделени и распределе и последовательности принимаемых канальных символов, а также кодовый генератор , выход которого подключен к второму входу сумматора по модулю два, отличающеес тем, что, с целью повышени помехоустойчивости . при одновременном снижении времени установлени синхронизма, в него введены кодовый инвертор, первый и второй входы которого соединены соответственно с первым и вторым выходами блока выделени и распределени последовательности принимаемых канальных символов, а выход подключен к входу кодового генератора, втора лини задержки, вход которой соединен с вторым-выходом блока выделени и распределени последовательности принимаемых канальных символов, а выход подключен к первому входу второго сумматора по модулю два, выход которого соединен с вторым входом решающего устройства, причем второй вход второго сумматора по модулю два подключен к выходу кодового генератора .through the first delay line is connected to the first input of the modulo-two adder, the output of which is connected to the first input of the resolver, the output of which is connected to the control input of the allocation unit and the distribution and sequence of received channel symbols, as well as the code generator, the output of which is connected to A modulo-two adder's second input, characterized in that, in order to improve noise immunity. while reducing the synchronization time, a code inverter is entered into it, the first and second inputs of which are connected respectively to the first and second outputs of the block for allocating and distributing the sequence of received channel symbols, and the output is connected to the input of the code generator, the second delay line whose input is connected to the second output of the allocation and distribution unit of a sequence of received channel symbols, and the output is connected modulo two to the first input of the second adder, the output of which connected to the second input of the solving device, and the second input of the second modulo two adder is connected to the output of the code generator.
2.Устройство по п,1, о т л и чающеес тем, что решающее устройство содержит два накопител , входы которых вл ютс соответственно первым и вторым входами решающего устройства, причем их выходы соеди нены с входами двухпорогового анализатора , выход которого вл етс выходом решающего устройства.2. The device in accordance with claim 1, 1 and 2, and the decision device contains two accumulators whose inputs are the first and second inputs of the resolver, respectively, and their outputs are connected to the inputs of the two-threshold analyzer, the output of which is decisive devices.
3.Устройство по п.1, о т л и чающеес тем, что кодовый инвертор выполнен в виде сумматора по модулю два.3. The device according to claim 1, about t l and that the code inverter is made in the form of a modulo two adder.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
1. Патент США № , кл. 3iO-l46 61 А Q, опублик. 1975.1. US Patent No., cl. 3iO-l46 61 A Q, published. 1975.
2.Патент США ff 3.789.359, л. 1 О, опублик. 1972.2.US Patent ff 3.789.359, l. 1 Oh, publish. 1972.
3.Авторское свидетельство СССР , кл. Н L 1/10, 18.05.733. Authors certificate of the USSR, cl. H L 1/10, 05/18/73
(прототип) ,(prototype)
ff
1212
//