SU922727A1

SU922727A1 - Arithmetic-logic device

Info

Publication number: SU922727A1
Application number: SU782638168A
Authority: SU
Inventors: Борис Вульфович Цесин; Александр Антонович Шостак
Original assignee: Минский Радиотехнический Институт Мвссо Бсср
Priority date: 1978-07-05
Filing date: 1978-07-05
Publication date: 1982-04-23

Description

(54) АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО(54) ARITHMETIC-LOGICAL DEVICE

Изобретение относитс к вычислительной технике и может быть применено при разработке- быстродействующих арифметико-логических устройств (АЛУ), выполн ющих логические операции , а также операции двоичной и дес тичной арифметики.The invention relates to computing and can be applied in the development of high-speed arithmetic logic devices (ALUs) that perform logical operations as well as binary and decimal arithmetic operations.

Известно многофункциональное АЛУ, содержащее два регистра, три малоразр дных сумматора, которые могут объедин тьс попарно или все вместе с помощью клапанов, блок управлени 1 .A multifunctional ALU is known, containing two registers, three low-level adders that can be combined in pairs or all together with the help of valves, control unit 1.

Недостатком из-вестного АЛУ вл етс его малое быстродействие из-за необходимости коммутации сумматоров на каждом шагу работы АЛУ.The disadvantage of the known ALU is its low speed due to the need to switch adders at each step of the ALU operation.

Известно быстродействующее АЛУ, содержащее блок двоичной арифметики, предназначенный дл выполнени арифметических операций над двоичными числами и логических операций, и блок цифровой дес тичной арифметики 21 .A high-speed ALU is known, which contains a block of binary arithmetic, intended for performing arithmetic operations on binary numbers and logical operations, and a block of digital decimal arithmetic 21.

Основными недостаткг1мн этого АЛУ вл ютс простаивание блока двоичной арифметики при работе блока цифровой дес тичной арифметики и наоборот . большой объ«;м оборудовани .The main disadvantages of this ALU are the idleness of the binary arithmetic unit when the digital decimal arithmetic unit is operating and vice versa. large volume "; m equipment.

Известно также АЛУ, содержащее два входных регистра, узел транзита, инвертировани и дес тичной коррекции , узел формировани логических функций, узел формировани межтетрадных переносов, узел формировани внутритетрадных переносов, узел селекции , выходной регистр, узел формировани признаков операций, причем The ALU is also known, containing two input registers, a transit node, an inversion and a decimal correction node, a logical functions formation node, an intertext transfer formation node, an intratrade transfer formation node, a selection node, an output register, an operation formation generating unit

10 входы узла транзита, инвертировани к дес тичной коррекции соединены с пр мыми и инверсными выходами первого входного регистра, а выходы подключены к первой группе входов узла 10 inputs of the transit node, inversion to the decimal correction are connected to the direct and inverse outputs of the first input register, and the outputs are connected to the first group of inputs of the node

15 формировани логических функций,-к второй группе входов которого подключены выходы второго входного регистра , перва и втора группы выходов узла формировани логических 15 formation of logical functions, -the second group of inputs of which are connected to the outputs of the second input register, the first and second groups of outputs of the node forming logical

20 функций соединены соответственно с первой и второй группами узла формировани межтетрадных переносов, узла формировани внутритетрадных переносов и узла селекции, треть груп-f 20 functions are connected, respectively, with the first and second groups of the inter-tether transfer unit, the inter-tether transfer unit and the selection unit, a third of the group-f

25 па выходов узла формировани логических функций соединена с третьей группой входов узла селекции, четверта и п та группы входов которого соединены с выходами узлов форми30 ровани межтетрадных внутритетрадных переносов, выходел узла селекции под ключены к входам выходного регистра треть группа входов узла формирова ни внутритетрадных переносов подкл чена к выходам узла межтетрадных переносов, выходы узла формировани признаков операций подключены к управл ющим входам узла транзита, инвертировани и дес тичной коррекции и узла поразр дной секции, кроме эт го устройство содержит дополнительны узлы транзита инвертировани и дес тичной коррекции, формировани логических функций и формировани внутритетрадных переносов, причем входы дополнительного узла транзита инвертировани и дес тичной, коррекции подключены к пр мым и инверсным выходам первого регистра, а выходы подключены к первой группе вхо дов дополнительного узла ;.,формирова ни логических функций, перва и вт ра группы выходов которогосоединены соответственно с первой и второй группой входов дополнительного узла формировани внутритетрадных п реносов, треть группа входов которого подключена к выходам узла формировани межтетрадных переносов, а выходы соединены с шестой группой входов узла селекции, седьма группа входов которого подключена к третьей группе выходов дополнительного узла формировани логических функций, втора группа входов которого подключена к выходам второго р гистра 3 . Основным недостатком данного АЛУ вл етс недостаточное быстродействие вследствие наличи узлов формировани внутритетрадных переносов включенных между узлом формировани межтетрадных переносов и узлом селекции . Цель изобретени - увеличение быстродействи арифметико-логическо го устройства. Поставленна цель достигаетс тем, что АЛУ, содержащее входные ре гистры, узел транзита, инвертировани и дес тичной коррекции, узел формировани логических функций, узел формировани межтетрадных пере носов, узел селекции и выходной регистр , входы которого соединены с выходг1ми узла селекции, входы узла транзита, инвертировани и дес тич ной коррекции соединены с пр мыми и инверсными выходами первого входного регистра, а выходы подключены к первой группе входов узла формирова ни логических функций, к второй группе входов которого подключены выходы второго входного регистра, перва и втора группы выходов узла формировани логических функций-сое динены cooTBeTCTBetiHO с первой и вт трой группами входов узла формировани межтетрадных переносов и узла селекции, треть группа выходов узла формировани логических функций соединена с третьей группой входов узла селекции, четверта группа входов которого соединена с выходами узла формировани межтетрадных переносов, группа управл ющих входов узла транзита , инвертировани и дес тичной коррекции и узла селекции подключены к управл ющему входу устройства, дополнительно содержит узел потетрадного суммировани и дес тичный корреактиругощийсумматор , причем входы узла потетрадного -суммировани под-, рлючены к выходам узла транзита. Инвертировани и дес тичной коррекции и второго входного регистра, а выходы подключены к входам дес тичного корректирующего сумматора и п той группы входов узла селекции, шеста группа входов которого подключена- к выходам дес тичного корректирующего сумматора, управл ющий вход которого , соединен с управл ющим вхог- . дом устройства. Кроме того, узел селекции содержит в каждом разр де элементы И и ИЛИ, причем выходы элементов И подключены к входам элемента ИЛИ, выход которого соединен с выходом соответствующего разр да узла селекции, причем в первом разр де каждой тетрады узла селекции первые пр мые входы первого, второго и третьего элементов И соединены с соответствующими входами первой, второй и треЕьй групп входов узла селекции, а вторые пр мые входы этих элементов И соединены соответственно с первым, вторым и третьим управл ющими входа-ми узла селекции, первый инверсный вход четвертого элемента И и первый пр мой вход п того элемента И подключены к соответствующему входу п той группы входов узла селекции, первый инверсный вход шестого элемента И и первый пр мой вход седьмого элемента И подключены к соответствующему входу шестой группы входов узла селекции , второй и третий пр мые входы четвертого элемента И, второй инверсный и третий пр мой входы п того элемента И, второй пр мой и третий инверсный входы шестого элемента И и второй и третий инверсные входы- седьмого элемента И подключены к соответствующим входам четвертой группы входов, .четвертые пр мые входы четвертого, п того, шестого и седьмого элементов И подключены к четвертому управл ющему входу узла селекции, во втором разр де каждой тетрады узла селекции первые пр мые входы первого, второго и третьего элементов И соединены с соответствующими входами первой, второй и третьей трупп входов узла селекции, а вторые пр мые входы эти элементов И соединены соответственно с первым, вторым и третьим управ л ющими входами узла селекции, первый инверсный и второй пр мой входы четвертого элемента И, первый пр мой и второй инверсный входы п того элемента И и первый пр мой,вход шес того элемента и подключены к соотве ствующим входам п той группы вхо. дов узла селекции, первый инверсный и второй пр мой входы, седьмого элемента и, первый пр мой и второй инверсный входы воЪьмого элемента И и первый пр мой вход дев того элемента и подключены к соответствующим входам -шестой группы входов узла се лекции, третий пр мой вход четвертого элемента и, третий и четвертый пр мые входы п того элемента И, вто рой инверсный и третий пр мой входы шестого элемента И, третий инверсны вход седьмого элемента И, третий пр мой и четвертый инверсный входы восьмого элемента И и второй и третий инверсные входы дев того элемента И подключены к соответствующим входам четвертой группы входов узла селекции, четвертые пр мые входы четвертого, шестого, седьмого и дев того элементов И, а также п тые пр мые входы п того и восьмого элементов И соединены с четвертым управл ющим входом узла селекции, в третьем разр де каждой т.етрады узла селекции первые пр мые входы первого , второго и третьего элементов И соединены с соответствующими входами первой, второй и третьей групп входов узла селекции, а вторые пр мые входы этих элементов И соединены соответственно с первым, вторым и третьим управл ющими входами узла селекции, .первые инверсные и вторы пр мые входы четвертого и п того элементов И, первый пр мой вход шес того элемента И, первый и второй пр мые и третий инверсный входы седьмого элемента И подключены к соответствующим входам п той группы входов узла селекции, первые инверсные и вторые пр мые входы восьмого и дев того элементов И, первый пр мой вход дес того элемента И, первый и второй пр мые и третий инверсный входы одиннадцатого элемента И подключены к -COOTEJ TCTвующим входам шестой группы входов узла селекции, третьи пр мые входы четвертого и п того элементов И, второй инверсный и третий пр мой входы шестого элемента И, четвертый и п тый пр мые входы седьмого элемента И, третьи инверсные входы восьмого и дев того элементов И, второй и третий инверсные входы дес того элемента И, четвертый пр мой и п тый инверсный входы одиннадцатого элемента И.подключены к соответствующим входам четвертой группы входов узла селекции, четвертые пр мые входы четвертого, п того, шее-, того, восьмого, дев того и дес того элементов И, а также шестые пр мые входы седьмого и одиннадцатого элементов И соединены с четвертым управл ющим входом узла селекции, в четвертом разр де каждой тетрады узла селекции первые пр мые входы первого, второго и третьего элементов И соединены с соответствующими входами первой, второй и третьей групп входов узла селекции, а вторые пр мые входы этих элементов И соединены соответственно с первым, вторым и третьим управл ющими входами узла селекции, первыр инверсные и вторые пр мые входы четвертого , п того и шестого элементов И, первый пр мой вход седьмого элемента И, а также первый, второй и третий пр мые и четвертый инверсный входы восьмого элемента и подключены к соответствующим входам п той группы входов.узла селекции, первые инверсные и вторые пр мые входы дев того, дес того и одиннадцатого элементов И, первый пр мой вход двенадцатого элемента И, а также первый, второй и третий пр мые и четвертый инверсный входы двенадцатого элемента И подключены к соответствующим входам шестой группы входов уэла селекции, третьи пр мые входы четвертого, п того и шестого элементов И, второй инверсный и третий пр мой входы седьмого элемента И п тый и шестой пр мые входы восьмого элемента И, третьи инверсные входы дев того, дес того и одиннадцатого элементов И, второй и третий инверсные входы двенадцатого элемента И и п тый пр мой и шестой инверсный входы тринадцатого элемента И подключены к соответствующим входам четвертой группы входов узла селекции, четвертый пр мой вход четвертого, п того, шестого , седьмого, дев того, дес того, одиннадцатого и двенадцатого элементов И, а также седьмой пр мой вход восьмого и тринадцатого элементов И соединены с четвертым управл ющим входом узла селекции. На фиг.1 приведена структурна схема арифметико-логического устройства;- на фиг.2 - 5 - функциональные схемы соответственно первого, второго , третьего и четвертого разр дов i-ой тетрады узла селекции. АЛУ, изображенное на фиг.1, содержит два входных регистра 1 и 2, узел 3 транзита, инвертировани и дес тичной коррекции, узел 4 формировани логических функций, узел 5 формировани межтетрадных переносов узел 6 потетрадного суммировани , узел 7 селекции, дес тичный корректирующий .; сумматор 8, выходной регистр 9, управл ющий вход 10, причем входы узла 3 транзита, инвертировани и дес тичной коррекции соединены с пр мьлми 11 и инверсными 12 выходами первого входного регистра 1, а выходы подключены к первой группе входов узла 4 формировани логических функций, к второй Группе входов которого подключены выходы второго входного регистра 2, перва 13 и втора 14 группы выходов, предназначенные дл формировани соответственно значений функций И и ИЛИ узла 4 формировани логических функций, соединены соответственно с первой и второй группами входов узла 5 формировани мажтетрадных переносов и узла 7 селекции,- треть 15 группа выходов, предназ,начен на дл формировани значени - функции Исключающее ИЛИ узла 4 формировани логических функций, соединена с третьей группой входов узла 7 селекции, четверта группа входов которого соединена с выходами 16 узла.5 формировани межтетрадных переносов , перва и втора группы входов узла б потетрадного суммировани подключены соответств.енно к выходсш узла 3 транзита, инвертировани и дес тичной коррекции и второго входного регистра 2, вход дес тичного корректирующего сумматора 8 соединен с выходом 17 узла 6 потетрадного суммировани и с группой входов узла 7 селекции, шеста дополнительна группа входов которого соединена с выходом 18 дес тичного корректирующего сумматора В, выход 19 узла 7 селекции соединен с входом выходного регистра 9.25 pa of the outputs of the logical functions forming node are connected to the third group of inputs of the selection node, the fourth and fifth groups of inputs of which are connected to the outputs of the inter-tetra-internal intratrade transfers forming node, the exit of the selection node are connected to the inputs of the output register one-third group of the environs of the formating intratrade transfers that are connected to the outputs of the inter-tether transfer unit; the outputs of the operation characteristic generating unit are connected to the control inputs of the transit, inversion and decal correction node and nodes In addition to this unit, the bit section contains additional transit nodes for inverting and decimal correction, building logic functions and generating intratrade transfers, and the inputs of the additional inverting transit node and decimal correction are connected to the forward and inverse outputs of the first register, and the outputs connected to the first group of inputs of an additional node;., forming logical functions, the first and the third groups of outputs which are connected respectively to the first and second groups of inputs An additional node of the formation of intratrade transfers, a third group of inputs of which is connected to the outputs of the node of formation of intertextransfers, and outputs are connected to the sixth group of inputs of the selection node, the seventh group of inputs of which are connected to the third group of outputs of the additional node of formation of logical functions, the second group of inputs of which is connected to the outputs of the second pgistra 3. The main disadvantage of this ALU is the inadequate speed due to the presence of intratrade transfer formation knots connected between the intertext transfer formation node and the selection node. The purpose of the invention is to increase the speed of the arithmetic logic unit. The goal is achieved by the fact that the ALU contains input registers, a transit node, inversion and decadal correction, a logical functions formation node, an inter-tetral transport formation node, a selection node, and an output register, the inputs of which are connected to the outputs of the selection node, the inputs of the transit node inversion and decimal correction are connected to the direct and inverse outputs of the first input register, and the outputs are connected to the first group of inputs of the node forming logical functions, to the second group of inputs of which under The outputs of the second input register, the first and second groups of outputs of the logical functions formation node are connected — they are cooTBeTCTBetiHO with the first and third groups of inputs of the intertext transfer formation node and the selection node, the third group of outputs of the logical functions formation node is connected to the third group of inputs of the selection node, fourth the group of inputs of which is connected to the outputs of the inter-tetra transfer unit, the group of control inputs of the transit, inversion and decal correction and selection node are connected to the control input of the device, additionally contains a node for each summation and a ten-day corrective accumulator, with the inputs of the node for summaries being summed up, connected to the outputs of the transit node. The inversion and decal correction and the second input register, and the outputs are connected to the inputs of the decimal correction adder and the fifth group of inputs of the selection node, the pole group of inputs of which is connected to the outputs of the decimal correction accumulator, the control input of which is connected to the control input -. home device. In addition, the selection node contains AND and OR elements in each bit, the outputs of the AND elements are connected to the inputs of the OR element, the output of which is connected to the output of the corresponding bit of the selection node, and in the first discharge of each tetrad of the selection node the first direct inputs of the first , the second and third elements And are connected to the corresponding inputs of the first, second and three groups of inputs of the selection node, and the second direct inputs of these elements And are connected respectively to the first, second and third control inputs of the selection node, the first th inverse input of the fourth element And and the first direct input of the fifth element And connected to the corresponding input of the fifth group of inputs of the selection node, the first inverse input of the sixth element And and the first direct input of the seventh element And connected to the corresponding input of the sixth group of inputs of the selection node, the second and third direct inputs of the fourth element And, the second inverse and the third direct inputs of the first element And, the second direct and third inverse inputs of the sixth element And and the second and third inverse inputs of the seventh element And connected the corresponding inputs of the fourth group of inputs, the fourth direct inputs of the fourth, fifth, sixth and seventh elements And are connected to the fourth control input of the selection node; in the second section of each tetrad of the selection node the first direct inputs of the first, second and third elements And are connected with the corresponding inputs of the first, second and third groups of inputs of the selection node, and the second direct inputs of these elements And are connected respectively with the first, second and third control inputs of the selection node, the first inverse and the second direct moves the fourth AND gate, the first forward and second inverse input of the fifth AND gate and a first straight, shes input of the element and connected respectively to inputs stvuyuschim fifth group WMOs. The selection node node, the first inverse and the second direct inputs, the seventh element and, the first direct and second inverse inputs of the second element AND and the first direct input of the ninth element are connected to the corresponding inputs of the sixth group of inputs of the section of the lecture, the third direct input of the fourth element and, the third and fourth direct inputs of the fifth element And, the second inverse and third direct inputs of the sixth element And, the third inverse of the input of the seventh element And, the third direct and fourth inverse inputs of the eighth element And and the second and third inverse entrance The nine elements And are connected to the corresponding inputs of the fourth group of inputs of the selection node, the fourth direct inputs of the fourth, sixth, seventh and ninth elements And, as well as the fifth direct inputs of the fifth and eighth elements And are connected to the fourth control input of the node the selection, in the third category of each so-called plant of the selection node, the first direct inputs of the first, second and third elements And are connected to the corresponding inputs of the first, second and third groups of inputs of the selection node, and the second direct inputs of these elements And are connected respectively with the first, second and third control inputs of the selection node, the first inverse and second direct inputs of the fourth and fifth And elements, the first direct input of the sixth And element, the first and second direct and third inverse inputs of the seventh And element are connected to the corresponding inputs of the fifth group of inputs of the selection node, the first inverse and second direct inputs of the eighth and ninth elements And, the first direct input of the tenth element And, the first and second direct and third inverse inputs of the eleventh element And are connected to -COOTEJ TCT entrances the sixth group of inputs of the selection node, the third direct inputs of the fourth and fifth And elements, the second inverse and third direct inputs of the sixth element And, the fourth and fifth direct inputs of the seventh element And, the third inverse inputs of the eighth and ninth elements And, the second and the third inverse inputs of the tenth element And, the fourth direct and fifth inverse inputs of the eleventh element I. are connected to the corresponding inputs of the fourth group of inputs of the selection node, the fourth direct inputs of the fourth, fifth, neck, one, eighth, ninth and ten elemen In addition, the sixth direct inputs of the seventh and eleventh elements I are connected to the fourth control input of the selection node; in the fourth section of each tetrad of the selection node, the first direct inputs of the first, second and third elements I are connected to the corresponding inputs of the first, second and second elements the third groups of inputs of the selection node, and the second direct inputs of these elements And are connected respectively to the first, second and third control inputs of the selection node, the first inverse and second direct inputs of the fourth, fifth and sixth elements AND, the first The first direct input of the seventh element I, as well as the first, second and third direct and fourth inverse inputs of the eighth element are connected to the corresponding inputs of the fifth group of inputs. Selection nodes, the first inverse and second direct inputs of the ninth, tenth and eleventh And elements, the first direct input of the twelfth element And, as well as the first, second and third direct and fourth inverse inputs of the twelfth element And are connected to the corresponding inputs of the sixth group of Wela selection inputs, the third direct inputs of the fourth, fifth and sixth The elements And, the second inverse and third direct inputs of the seventh element And the fifth and sixth direct inputs of the eighth element And, the third inverse inputs of the ninth, tenth and eleventh elements And, the second and third inverse inputs of the twelfth element And and the fifth direct and the sixth inverse inputs of the thirteenth element And are connected to the corresponding inputs of the fourth group of inputs of the selection node, the fourth direct input of the fourth, fifth, sixth, seventh, ninth, tenth, eleventh and twelfth elements And, as well as the seventh direct entrance to smogo and thirteenth AND elements are connected with the fourth control input of the selection unit. Figure 1 shows the structural scheme of the arithmetic logic unit; - Figure 2-5 shows functional diagrams of the first, second, third and fourth bits of the i-th tetrad of the selection node, respectively. The ALU shown in Fig. 1 contains two input registers 1 and 2, a transit node 3, an inversion and a decimal correction, a logic functions forming unit 4, a cross-tetral transfer formation unit 5, a composite count unit 6, a selection unit 7, decimal correction. ; an adder 8, an output register 9, a control input 10, the inputs of the transit node 3, inversion and decimal correction are connected to direct 11 and 12 inverse outputs of the first input register 1, and the outputs are connected to the first group of inputs of the logical function generating unit 4, To the second group of inputs of which are connected the outputs of the second input register 2, the first 13 and the second 14 groups of outputs, intended to form, respectively, the values of the AND and OR functions of the logical function formation 4, are connected respectively to the first and the second group of inputs of the node 5 forming the majttrad transfers and the node 7 of the selection, - the third 15 group of outputs, is intended to form the value - the Exclusive OR function of the logical functions building 4, connected to the third group of inputs of the selection node 7, the fourth group of inputs of which are connected with the outputs 16 of the node.5 the formation of the intertetrade transfers, the first and the second groups of inputs of the node b of the detail compilation are connected respectively to the output of the node 3 of the transit, inversion and decal correction and the second input the second register 2, the input of the decimal correction adder 8 is connected to the output 17 of the node 6 of the total summation and with the group of inputs of the selection node 7, the pole is an additional group of inputs of which is connected to the output 18 of the ten correcting adder B, the output 19 of the selection node 7 is connected to the output register 9.

Первый разр д 1-ой тетрады узла 7 селекции, изображенный на фиг.2, содержит.-элемент И 20, первый пр мой вход которого соединен с выходом значени функции И узла 4 формировани логических функций, значение G,- поступает-..на вход узла 7 селекции при наличии на втором пр мом входе элемента И 20 управл ющего сигнала 21, элемент И 22, первый пр мой вход которого соединен . с выходом значени функции ИЛИ узла 4 формировани логических функций , значение Т. поступает на выход узла 7 селекции при наличии на втором пр мом входе элемента И 22 управл ющего сигнала 23, элемент И 24, первый пр мой вход которого соединен с выходом Н . значени функции Исключающее -ИЛИ узла 4 формировани логических функций, значение Н:,,- поступает на вход узла 7The first bit of the 1st tetrad of the selection node 7 shown in Fig. 2 contains an AND element 20, the first direct input of which is connected to the output of the value of the function AND of the logical function formation unit 4, the value of G, is received - on the input of the selection unit 7, if there is a control signal 21 on the second direct input of the element And 20, And 22, the first direct input of which is connected. with the output of the value of the OR function of the node 4 forming logical functions, the value T. is fed to the output of the node 7 of selection when the second direct input of the AND element 22 of the control signal 23, the AND 24 element, the first direct input of which is connected to the output H, is present. values of the function Exclusive -OR of the node 4 of the formation of logical functions, the value of H: ,, - is fed to the input of node 7

селекции при наличии на втором пр мом входе элемента И 24 управл ющего сигнала 25, выход S. значени .суммы узла 6 потетрадного суммировани соединен с первым инверсным входом элемента И 26 и с первым пр мым входом элемента И 27, выход s значени суммы дес тичного корректирующего сумматора 8 соединен с -, первым инверсным входом элемента Иthe selection when there is a control signal 25 on the second direct input of the element AND 24, the output S. of the value of the sum of the node 6 of the pratrad summation is connected to the first inverse input of the element 26 and to the first direct input of the element 27, the output s of the value of the sum of the decimal corrective adder 8 is connected to -, the first inverse input element And

0 28 и с первым пр мым входом элемента И 29, выход С 4- узла 5 формировани межтетрадных переносов соединен с вторыми пр мыми входами элементов И 26 и И 28 и с вторыми йн5 версными входами элементов И 27 и 29, выход С- узла 5 формировани межтетрадных переносов соединен с третьими пр мыми входами, элементов И 26 и И 27 и третьими кнверсны0 ми входами элементов И 28 и И 29, при наличии управл ющего сигнала 30 на четвертых пр мыз входах элементов И 26 - 29 происходит с соответствующим преобразованием передача0 28 and with the first direct input of the element I 29, the output C of the 4-node 5 of the formation of the intertext transfer carries is connected to the second direct inputs of the elements of the 26 and 11 and 28 and with the second one 5 vertical inputs of the elements of the 27 and 29, the output of the C-node 5 the formation of inter-tether transfers is connected to the third direct inputs of elements 26 and 27 and the third converters of elements 28 and 11, when there is a control signal 30 on the fourth terminals of the elements 26-26, the corresponding conversion occurs

5 информации с входов элементов И 26 29 на выход узла 7 селекции, эле-г-: мент ИЛИ 31, входы которого соединены с выходами элементов И 20, 22, 24, 2.6, 27, 28 и 29.5 information from the inputs of the elements AND 26 29 to the output of the node 7 of the selection, ele-g-: ment OR 31, the inputs of which are connected to the outputs of the elements AND 20, 22, 24, 2.6, 27, 28 and 29.

0 Второй разр д i-ой тетрады узла 7 селекции, изображенный на фиг.З содержитэлемент И 32, первый пр мой, вход которого соединен с выходом G, значени функции И узла 4 формирова5 НИН логических функций, значение поступает на выход узла 7 селекции при наличии на втором пр мом входе элемента И 32 управл ющего сигнала 21 элемент И 33, первый пр мой вход ко0торого соединен с выходом Т ii значени функции-ИЛИ узла 4 формирова-. ни логических функций, значение Tij, .поступает на выход узла 7 селекции при наличии на втором пр мом входе0 The second bit of the i-th tetrad of the selection node 7 shown in FIG. 3 contains an element 32, the first straight, the input of which is connected to the output G, the value of the function AND of the node 4 formed by NIN logical functions, the value arrives at the output of the selection unit 7 at the presence on the second direct input element AND 32 of the control signal 21 element AND 33, the first direct input of which is connected to the output T ii of the value of the function OR of the node 4 is formed. no logical functions, the value of Tij,. arrives at the output of the node 7 of the selection in the presence of the second direct input

C элемента И 33 управл ющего сигнала 23, элемент И 34, первый пр мой вход которого- соединен с выходом Hiiv значени функции Исключающее ИЛИ узла 4 формировани логических функций , значение Н (j поступает на выход узла 7 селекции при наличии на втором пр мом входе элемента И 34 управл ющего сигнала 25, выход S значени суммы узла 6 потетрадного суммировани соединён с первым ин-C element AND 33 of control signal 23, element AND 34, the first direct input of which is connected to the Hiiv output of the function value Exclusive OR of the node 4 forming logical functions, the value of H (j arrives at the output of node 7 when there is a second direct input element 34 of the control signal 25, the output S of the sum value of the node 6 of the workday summation is connected to the first input

5 версным уходом.элемента И 35 и первым пр мым входом элемента И 36, а выход S Q,- соединен с вторым пр мым входом элемента И 35, вторым инверсным входом .элемента И 36 и с5 versatile care of the element 35 and the first direct input of the element 36 and the output S q, is connected to the second direct input of the element 35 and the second inverse input of the element 36 and

0 первым пр мым входом элемента. И 37, выход значени суммы дес тичного корректирующего сумматора 8 соединен с первым инверсным входом элемента И 38 и первым пр мым входом0 is the first direct input of the item. And 37, the output of the value of the sum of the decimal correction adder 8 is connected to the first inverse input of the element 38 and the first direct input

5 элемента И 39, а выход S li соединен с вторым пр мым входом Элемента И 38, вторым инверсным входом элемен та И 39 и с первым пр мым входом элемента И 40, выход С. узла 5 формировани межтетрадных переносов соединен с третьими пр мыми входами элементов И 36 и 39 с вторыми ин версньми входами элементов Я 37 и 40, выход С соединен с третьими пр мыми-входами элементов И 35 и 37 с третьими инверсными входами элементов И 38 и 40, с четвертым пр мым входом элемента И 36 и четвертым инверсным входом элемента И 39, при наличии управл ющего сигнала 30 на четверть : пр мых входах элементов И 35, 37, 38 и 40 и на п тых пр мых входах элементов И 36 и 39 происходит передача информации с входов элементов И 35 - 40 на выход узла 7 селекции, элемент ИЛИ 41, входы которого соединены с выходами элементов И 32 - 40., Третий разр д i-ой тетрады узла селекции, изображенный на фиг.4, содержит элемент И 42, первый вход которого соединен с выходо Gj значени функции И узла 4 форми ровани логических функций, значе ние GT,, поступает на выход узла 7 селекции при нгшичии на втором пр мом входе элемента И 42 управл йтего сигнала 21, элемент И 43, первый пр мой вход которого соединен с выходом Tjij значени функции ИЛИ узла 4 формировани логических функци значение Т -у поступает на выход узла 7 при наличии на втором пр мом входе элемента И 43 управл ющего сигнала 23, элемент И 44, первый пр мой вход которого соединен с выходом Hj; значени функции Исключающее ИЛИ узла 4 формировани логических функций, значение Hij по ступает на выход узла 7 селекции пр наличии на втором пр мом входе элемента И 44 управл ющего сигнала 25 выход S значени суммы узла 6 потетрадного суммировани соединен с первым инверсным входом элемента И и с первым пр мым входом элемента И 46, выход Sij; суммы узла 6 потетрадного суммировани соединен с первым инверсным входом элемента И 47 и вторым пр мым входом элемента И 46, выход S3,- узла б потетрадного сук®лировани соединен с вторыми пр мыми входами элементов И 45 и 47, с первым пр мым вхо-г дом элемента И 48 и с третьим инвер ным входом элемента И 46, выход 6 значени суммы дес тичного корректирующего сумматора 8 соединен с первым инверсным входом элемента И 49 и с первым пр мым входом элемента И 50, выход , значени суммы дес тичного корректирующего суммато ра 8 соединен с первым инверсным входом элемента И 51 и с вторым пр мым входом элемента И 50, выход Sj; суммы дес тичного корректирующего сумматора 8 соединен с вторыми пр мыми входами элементов И 49 и 51, с первым пр мым входом элемента И 52 ,и с третьим инверсным входом элемента И 50, выход С;. узла 5 формировани межтетрадных переносов соединен .с вторыми инверсными входами элементов И 48 и 52, с четвёртыми пр мыми входами элементов И 46 и 50, выход С; соединен с третьими пр мыми входами элементов И 45, 47 и 48, с п тым пр мым входом элемента И 46, с третьими инверсными входами элементов И 49, 51 и 52 и с.п тым инверсным входом элемента И 50, при наличии управл ющего сигнала 30 на четвертых пр мых входах элементов И 45, 47, 48, 49, 51.и 52 и на шестых пр мых входах элементов И46 и 50 происходит с соответствующим преобразованием передача информации с входов элементов И 45 - 52 на вьйсод узла 7 селекции, элемент ИЛИ 53, входы которого соединены с выходами элементов И 42 - 52. Четвертый разр д 1-ой тетрады узла 7 селекции, изображенный на фиг.5 содержит элемент И 54, первый пр мой вход которого соединен с выходом значени функции И узла 4 формировани логических функций, значение Сд поступает на выход уз ла 7 селекции при нгшичии на втором пр мом входе элемента И 54 управл ющего , сигнала 21, элемент И 55, первый пр мой вход которого соединен с выходом T4i значени функции ИЛИ узла 4 формировани логических функций , значение Т 4; поступает на выход узла 7 селекции при наличии на втором пр мом входе элемента И 55 управл ющего сигнала 23, элемент И 56, первый пр мой вход которого соединен с выходом Н 4, значени функции Исключающее ИЛИ узла 4 формировани логических функций, значение Н 4i поступает на выход уз-ла 7 селекции при наличии на втором пр мом входе элемента И 56 управл ющего сигнала 25, выход S i значени . суммы узла 6 .потетрадного суммировани соединен с первым инверсным входом элемента И 57 и с первым пр мым входом элемента И 58, выход S ij-, : значени суммы узла 6 потетрадного суммировани соединен с первым инверсным входом элемента И 59 и с вторым пр мым входом элемента И 58, выход БЗ зн 1чени суммы узла 6 потетрадного суммировани соединен с первым инверсным входом элемента И 60 и с третьим пр мым входом элемента И э8, выход значени суммы узла 6 потетрадного суммировани соединен с вторыми пр мыми входами злементов И 57, 59 и 60, с первым пр мым входом элемента И 61 и с четвертым инверсным входом элемента И 58, выход S значени суммы дес тичного корректирующего сумматора.8 соединен с первым инверсным входом элемента И 62 и с первым пр мым входом элемента и 63, выход значени суммы дес тичного корректирующего сумматора 8 соединен с первым инверсным входом элемента И 64 и с вторым пр мым входом элемента И 63, выход Sj; значени суммы дес тичного корректирующего суМматора 8 соединен с первьш инверсным входом элемента и 65 и с третьим пр мым входом элемента И 63, выход SJ значени суммы дес тичного корректирующего сумматора 8 соединен с вторыми пр мыми входами элементов И 62, 64 и 65, с первым пр мым входом элемента И 66 и с четвертым инверсным входом элемента И 63, выход С i узла 5 формировани межтетрадных переносов соединен с вторыми инверсными входами элементов И 61 и 66 и с п тыми пр мыми входами элементов И 58 и 63, выход С соединен с третьими пр мыми входами элементов И 57, 59, 60 и 61, с третьими инверсными взводами элементов И 62, 64,65 и 66, с шестым пр мым входом элемента И 58 и с шестыминверсным входом элемента И 63,.при наличии управл ющего сигнала 30 на четвертых пр мых вхсг дах элементов И 57, 59, 60 61, 62, 64, 65 и 66 и на седьмых пр мых входах элементов И 58 и 63 происходит с соответствующим преобразованием передача информации с входов элементов И 57 - 66 на выход узла 7 се .лекции, элемент .ИЛИ 67, входы которого соединены с выходами элементов И 54 - 66,Element 5 is 39 and output S li is connected to the second direct input of Element And 38, second inverse input of element And 39 and to the first direct input of element And 40, output C. of node 5 of the formation of intertext transfer are connected to third direct inputs elements 36 and 39 with the second inverse inputs of elements I 37 and 40, output C is connected to the third direct inputs of elements 35 and 37 with the third inverse inputs of elements 38 and 40, with the fourth direct input of the element 36 and fourth the inverted input element And 39, in the presence of a control signal of 30 to a quarter: the inputs of the elements 35, 37, 38 and 40 and on the fifth direct inputs of the elements 36 and 39 information is transmitted from the inputs of the elements 35 and 40 to the output of the node 7 of the selection, element OR 41, whose inputs are connected to the outputs of the elements 32 and - 40., The third bit of the i-th tetrad of the selection node, shown in Fig. 4, contains an element 42, the first input of which is connected to the output Gj of the value of the function AND of the node 4 forming logical functions, the value of GT ,, is output node 7 of the selection with ngshichii on the second direct input element And 42 control signal 21, element And 43, the first the direct input of which is connected to the output Tjij of the value of the function OR of the node 4 forming a logical function; the value T is received at the output of the node 7 when the second direct input of the AND 43 element of the control signal 23, the AND 44, whose first direct input is connected with the release of Hj; the values of the Exclusive OR function of the logical functions formation node 4, the value Hij is output by the selection node 7 if there is a control signal 25 on the second direct input of the control signal element 25 and the output of the sum value of the node 6 for each summing sum is connected to the first inverse input of the element and the first direct input element And 46, the output Sij; the sum of the node 6 potetrad summing is connected to the first inverse input of the element AND 47 and the second direct input of the element I 46, output S3, - the node b of the prattrade sukli® line is connected to the second direct input of the elements I 45 and 47, with the first direct input at the home of the element 48 and with the third inverse of the input of the element 46, the output 6 of the value of the sum of the decimal correction adder 8 is connected to the first inverse input of the element of and 49 and with the first direct input of the element of the 50, the output of ra 8 is connected to the first inverse Odom AND gate 51 and to a second direct input AND gate 50, Sj output; the sum of the decimal correction adder 8 is connected to the second direct inputs of the elements And 49 and 51, to the first direct input of the element And 52, and to the third inverse input of the element And 50, output C ;. The inter-tether transfer formation unit 5 is connected to the second inverse inputs of the elements 48 and 52, with the fourth direct inputs of the elements 46 and 50, output C; connected to the third direct inputs of the elements And 45, 47 and 48, with the fifth direct input of the element And 46, with the third inverse inputs of the elements And 49, 51 and 52 and the second inverse input of the element 50, in the presence of a control the signal 30 on the fourth direct inputs of the elements I 45, 47, 48, 49, 51. and 52 and on the sixth direct inputs of the elements I46 and 50 occurs with a corresponding conversion of information from the inputs of the elements 45 to 52 to the output of the selection unit 7, the element OR 53, the inputs of which are connected to the outputs of the elements AND 42 - 52. The fourth bit of the 1st tetrad of the selection unit 7, Figure 5 contains an AND 54 element, the first direct input of which is connected to the output of the value of the AND function of the logical functions building node 4, the value of Cd arrives at the output of the selection node 7 when clicked on the second direct input of the control element AND 54 21, element 55, the first direct input of which is connected to the output T4i of the value of the function OR of the node 4 forming logical functions, the value T 4; arrives at the output of the selection unit 7 in the presence of the control signal 23 on the second direct input of the element 55 and element 56, the first direct input of which is connected to the output H 4, the values of the Exclusive OR function of the formation of logical functions 4, enters at the output of the selection node 7, if the control signal 25 on the second direct input of the element And 56, the output S i is a value. the sum of the node 6. The consignment summation is connected to the first inverse input of the element And 57 and the first direct input of the element And 58, the output S ij-,: the value of the sum of the node 6 Pratradny sum is connected to the first inverse input of the element And 59 and the second direct input element I 58, the output of the BZ of the 1st sum of the node 6 of the pratrad summation is connected to the first inverse input of the element 60 and the third direct input of the element I e8, the output of the sum value of the node 6 of the pratrad summing is connected to the second direct inputs of the And 57 57 elements and 59 60, with the first straight the input element And 61 and with the fourth inverse input element And 58, the output S of the value of the sum of the decimal correction adder. 8 is connected to the first inverse input of the element And 62 and the first direct input of the element and 63, the output of the value of the sum of the decimal corrective adder 8 is connected. with the first inverted input element AND 64 and with the second direct input element AND 63, output Sj; the value of the sum of the decimal corrective totalizer 8 is connected to the first inverse input of the element and 65 and to the third direct input of the element And 63, the output SJ of the value of the sum of the ten correcting adder 8 is connected to the second direct input of the elements And 62, 64 and 65, with the first the direct input element And 66 and with the fourth inverse input element And 63, the output C i of the node 5 of the formation of the intertext transfer carries connected to the second inverse inputs of the elements 61 and 66 and with the fifth direct inputs of the elements And 58 and 63, the output C is connected to third direct inputs u And 57, 59, 60 and 61, with the third inverse platoons of the And 62, 64.65 and 66 elements, with the sixth direct input of the And 58 element and with the six-inverse input of the And 63 element, if there is a control signal 30 on the fourth straight lines And 57, 59, 60 61, 62, 64, 65 and 66 elements and at the seventh direct inputs of And 58 and 63 elements with the corresponding conversion, information is transferred from the inputs of And 57 - 66 elements to the output of node 7 of the selection. , element .OR 67, the inputs of which are connected to the outputs of elements And 54 - 66,

В АЛУ входные регистры 1 и 2 мотут быть выполнены на двухтактных D-триггерах, Предполагаетс , что узел транзита, инвертировани и дес тичной коррекции, узел 4 формировани логических функций, узел 5 формировани межтетрадных переносов узел 6 потетрадного суммировани , узел .7 селекции и дес тичный корректирующий сумматор 8 выполнены в виде комбинационных схем. В качестве узла 3 транзита, инвертировани и дес тичной коррекции используетс коммутационна схема, содержаща в каждом разр де элементы И,, выходы которых соединены с входами элемента ИЛИ, а также содержаща потетрадный сумматор, .прибавл ющий число 6 (двоичныйкод ) к значениК поступающему с пр мого выхода 11 первого входного .регистра 1, Узел 4 формировани логических фукнций содержит в каждом разр де элементы И,In the ALU, the input registers 1 and 2 can be executed on push-pull D-triggers. It is assumed that the transit, inversion and decal correction node, the logical function building section 4, the inter-tether transfer formation unit 5, the paytrade summation node 6, the selection and des. The partial correction adder 8 is made in the form of combinational circuits. As a transit, inversion and decimal correction node 3, a switching circuit is used, containing in each position the elements AND whose outputs are connected to the inputs of the OR element, as well as containing a common score accumulator that adds the number 6 (binary code) to the value received from direct output 11 of the first input register 1, Node 4 of the formation of logical functions in each bit contains elements And,

ИЛИ, исключающее ИЛ.. Узел 5 формировани межтетрадных переносов выполнен на элементах И-ИЛИ и формирует групповой перенос в каждую тетраду по параллельной схеме. Узел 6 потетрадного суммировани содержит в каждой тетраде сумматор с параллельным переносом Узел 7 селекции выполнен на элементах И и ИЛИ, его функциональна схема приведена на фиг.2 - 5, Дес тичный корректирующий сумматор 8 содержит коммутатор на элементах И-ИЛИ, содержащий на входе потетрадный сумматор, прибавл ющий число 10 к значению, постпающему на его вход, с игнорированием возникающего при этом переноса из тетрады (этим самым осуществл етс вычитание шести). Выходной регистр 9 может быть реализован на двухтактных D-триггерах.OR, excluding IL. Node 5 of the formation of the inter-tetrad transfer is performed on the elements AND-OR and forms a group transfer to each tetrad in a parallel pattern. Potetrad summation node 6 contains in each tetrad a parallel transfer adder. Selection node 7 is made on AND and OR elements, its functional diagram is shown in FIGS. 2-5, the Decimal Corrective adder 8 contains a switch on AND-OR elements containing pratradny at the input an adder that adds the number 10 to the value, which comes to its input, while ignoring the transfer from the tetrad that arises in the process (this subtracts six). Output register 9 can be implemented on push-pull D-flip-flops.

АЛУ работает следующим образом.ALU works as follows.

1.Выполнение логических операций . Операнды поступают на выходные регистры 1 и 2, узел 3 транзита, инвертировани и дес тичной коррекции пропускает информацию транзитом (без преобразовани ). С помощью узла 4 формировани логических функций выполн ют логические операции элементы И, ИЛИ, исключающее ..ИЛИ. Группы выходов 13 - 15 соединены с группами входов узла 7 селекции, на управл ющий вход которого подан сигнал нужной логической операции, после чего на выходе узла 7 селекции по вл етс результат, который записываетс в выходной регистр 9.1. Perform logical operations. The operands arrive at the output registers 1 and 2, the node 3 of transit, inversion, and decimal correction transmits information in transit (without conversion). With the help of node 4, the formation of logical functions performs logical operations on the elements AND, OR, eliminating .. OR. The output groups 13-15 are connected to the input groups of the selection unit 7, to the control input of which a signal of the desired logical operation is given, after which the output appears on the selection unit 7, which is written to the output register 9.

2.Выполнение операций дес тичной арифметики:2. Performing operations of decimal arithmetic:

Claims

1. Kagan B.MV. and others. Digital computers and systems. M ,, Energie, 1973j with. 320.

(

} 7

(S)

ten

($)

W

2. Drozdov E.A. and others. Electronic computers of a unified system. M., Mechanical Engineering, 1976,

with. 206-213.

3. USSR author's certificate 10, application 2482046,

cl. G About F 7/38, 1977 (prototype).

and

12

W

J

/ (

Jf (N)

13 (&)

P (Y)

iS

(WITH)

Il il

21 F F w fe.y, ok 35 I

f t

% Hz

i $ ti

% Sji

L

13 Z} -2l {w f

/

f

W 1 l Sk y W "... Q

I

FIG. 3

Ci-;

Sii Sji M w h y w 9

WM /

S3 f y O T O-T I ir, Q. T, I Ljii- D i SO ii 4i Sii Sji S iSji

5 Sji Ci, Ct