Claims (2)
Эта цель достигаетс тем, что в устройство дл контрол частоты. содержащее формирователь импульсов, выход которого соединен с первыми входами регистра, триггера и первог счетчика, выходы которого подключены к вторым входам регистра, а такж генератор импульсов и последователь но соединенные управл емый генератор и второй счетчик, выход которого соединен с вторым входом триггера, введены блок пам ти, делитель и эле мент равнозначности, выход которого соединен со входом управл емого .гене ратора, а входы подключены к выходам блока пам ти и делител , первый вход которого соединен с выходом генераjropa импульсов, а второй вход подключен к выходу формировател импульсо и второму входу второго счетчика , вторы выходы которого соединены с третьими выходами делител и первыми входами бл ка пам ти, вторые входы которого под ключены к выходам первого счетчика, второй вход которого соединен с выходом триггера. На чертеже представлена структурна схема устройства дл контрол частоты. Устройство содержит генератор °1 импульсов,делит ль 2, формирователь 3 импульсов, счетчике, блок 5 пам ти , элемент 6 равнозначности,управ л емый генератор 7, триггер 8, счетчик 9 и регистр 10, Разр дность п суммирующего счетчи ка равна разр дности контрольной уставки. Управл емый делитель 2 авто матически выбирают коэффициент делени , в зависимости от управл ющего кода, в диапазоне от 2 до 2, Разр дность k реверсивного сметчика 9 выбираетс в соответствии с количеством контрольных уставок. Уставки контрольных значений хран тс в блоке 5 пам ти и записаны последовательно в возрастающем пор дке , причем меньшему адресу уставки соответствует меньшее значение уставки. Частота импульсов управл емого генератора 7 намного больше образцовой частоты генератора 1 импульсов. Работа устройства дл контрол часТоть основана на циклическом измерении периода исследуемой частоты и отработке уставок след щим методом , в соответствии с которым результат каждого цикла измерени срав ниваетс с одним из контрольных знамений уставки, и, если результат измерени больше данного контрольного значени , то дл последующего цикла контрол выбирают ближайшее контрольное значение, а в противном случае - ближайшее меньшее значение. Отработка понижени или повышени значени контрольной уставки осуществл етс с шагом в период контролируемой частоты. Процесс получени результата измерени периода контролируемой частоты и сравнение его с контрольным значением осуществл етс поразр дно , начина со. старшего разр да. Устройство работает следующим образом . Формирователь 3 формирует короткие ймгульсы с интервалом следовани , равным периоду исследуемой частоты. Предположим, что е предыдущем цикле контрол использовалась i- конт- рольна уставка, а также, что период контролируемой частоты оказалс больше этой контрольной уставки. Следовательно , дл последующего цикла контрол необходимо выбрать ближайшее большее значение контрольной уставки. Таким образом, в начале следующего контрол импульс с выхода формуровател 3 увеличивает на единицу содержимое счетчика 9, одновременно, переписыва его в регистр 10, сбрасывает в нулевое состо ние суммирующий счетчик , управл емый делитель 2 и триггер 8. Увеличенным значением счетчика 9 управл ющего первой группой адресных входов блока 5 пам ти, из последнего вь(бираетс (.г+1)- контрольна уставка. Нулевым кодом счетчика., управл ющего второй группой адресных входо блока 5 пам ти и коэффициентом делени управл емого делител 2, выбираетс из блока 5 пам ти значение п-го разр да (1+1)-й контрольной уставки, а делителю 2 устанавливаетс коэффициент делени , равный 2 . Элемент 6 равнозначности осуществл ет сравнение п-го разр да с выходным значением сигнала делител 2, на вход которого поступают импульсы генератора 1 . При по влении сигнала на выходе делител 2 срабатывает элемент 6 равнозначности и растормаживает управл емый генератор 7 выходным импульсом которого увеличиваетс на единицу содержимое счетчика f. Новым значением счетчика Ц, поданным на вторую группу адресных входов блока 5 пам ти , из него извлекаетс (п-1)-й разр д контрольной уставки, а также устанавливаетс управл емому делителю 2 коэффициент делени , равным Z. , и продолжапт осуществл тьс аналогичный процесс сравнени (п-1)го разр да с выходным значением сигнала управл емого делител 2. Если значение периода контролируемой частоты больше значени этой контрольной уставки, то сравнение произойдет со всеми разр дами контрольной уставки и по витс импульс переполнени счетчика k, который установит триггер 8, управл ющий выбором режима счета реверсивного счетчика 9 в единичное состо ние. Высоким потенциалом триггер 8 установит реверсивному счетчику 9 режим суммировани . Поэтому импульсом с выхода.формировател 3, начинающим следующий новый цикл контрол ,увеличитс на единицу содержимое ревер сивного счетчика 9. Этим значением ИЗ блока 5 пам ти извлекаетс (1+2)контрольна уставка и происходит аналогичный процесс сравнени . Если значение периода контролируемой чистоты меньше контрольной уставки, то сравнение по всем разр дам не произойдет, и, следовательно, импульса переполнени суммирующего счетчика не будет, g триггер 8 останетс в нулевом состо нии, обеспечива реверсивному счетчику 3 импульсов режим вычитани . Поэтому выходным импульсом формировател 1, начи;иающим новый цикл контрол , содержимое реверсивного счетчика 9 импульсов уменьшитс на единицу и выберет из блока 5 пам ти контрольную уставку (ближайшую меньшую), с кото9 26 рой будет производитьс описанный процесс сравнени . Таким образом, предлагаемое устройство обладает более широкими функциональными возможност ми, так как обеспечивает многопороговый контроль частоты., Формула изобретени Устройство дл контрол частоты, содержащее формирователь импульсов, выход которого соединен с первыми входами регистра, триггера и первого счетчика, выходы которого подключены к вторым входам регистра, а также генератор импульсов и последовательно соединенные управл емый генератор и второй счетчик, выхЬд которого соединен с вторым входом триггера, о т л и ч а ю 14 е е с тем, что, с целью расширени функциональных возможностей, в него введены блок пам ти, делитель и элемент равнозначности , выход которого соединен с входом управл емого генератора, а входы подключены к выходам блока пам ти и делител , первый вход которого соединен с выходом генератора импульсов , а второй вход подключен к выходу формировател -импульсов и второму входу второго счетчика, вторые выходы которого соединены с третьими входами делител и первыми входами блока пам ти,вторые входы которого подключены к выходам первого счетчика, второй вход которого соединен с выходом триггера. Источники информации, прин тые во внимание при экспертизе 1.Патент США N 3537001, кл. С 01 R 23/00, 1970. This goal is achieved by having a device for controlling frequency. containing a pulse shaper, the output of which is connected to the first inputs of the register, the trigger and the first counter, the outputs of which are connected to the second inputs of the register, as well as the pulse generator and sequentially connected controlled generator and the second counter, the output of which is connected to the second trigger input, a block is entered a memory, a divider and an element of equivalence, the output of which is connected to the input of a controlled generator, and the inputs are connected to the outputs of the memory unit and the divider, the first input of which is connected to the output of a generator pulses, and the second input is connected to the output of the pulse former and the second input of the second counter, the second outputs of which are connected to the third outputs of the divider and the first inputs of the memory block, the second inputs of which are connected to the outputs of the first counter, the second input of which is connected to the trigger output. The drawing shows a block diagram of a device for frequency control. The device contains a generator of 1 pulses, a divider 2, a pulse shaper 3, a counter, a memory block 5, an equivalence element 6, a controlled oscillator 7, a trigger 8, a counter 9 and a register 10, the digit n of the summing counter is equal to the digit control setpoint. The controllable divider 2 automatically selects the division factor, depending on the control code, in the range from 2 to 2. The width k of the reversing estimator 9 is selected in accordance with the number of control settings. The setpoints of reference values are stored in memory block 5 and are recorded sequentially in increasing order, with a smaller setpoint address corresponding to a smaller setpoint value. The frequency of the pulses of the controlled oscillator 7 is much larger than the exemplary frequency of the generator of the 1 pulses. The operation of the monitoring device is based on cyclically measuring the period of the frequency under investigation and testing the set points using the following method, according to which the result of each measurement cycle is compared with one of the control indications of the setpoint, and if the measurement result is greater than this reference value, then for the subsequent cycle the control selects the nearest reference value, and otherwise, the nearest lower value. The test of lowering or increasing the control setpoint value is performed in increments of the controlled frequency period. The process of obtaining the result of measuring the period of the monitored frequency and comparing it with the reference value is performed bit by bit, starting with. older bit The device works as follows. Shaper 3 generates short pulse signals with a spacing interval equal to the period of the frequency studied. Suppose that in the previous control cycle an i-control setpoint was used, and also that the period of the monitored frequency was greater than this control setpoint. Consequently, for the subsequent monitoring cycle, it is necessary to select the nearest higher value of the control setpoint. Thus, at the beginning of the next control, the pulse from the output of shaper 3 increments the contents of counter 9, and simultaneously, rewriting it into register 10, resets the summing counter, the controlled divider 2, and the trigger 8 to the zero state. the group of address inputs of the memory block 5, from the last one v (takes (.g + 1) control setpoint. The zero code of the counter controlling the second group of the address inputs of the memory block 5 and the division factor of the controlled divider 2 is selected from memory block 5, the value of the n-th bit (1 + 1) -th control setpoint, and the divisor 2 is set to a division factor of 2. The equivalence element 6 compares the n-th bit with the output value of the divider 2 signal by the input of which receives the pulses of the generator 1. When a signal appears at the output of the divider 2, the equivalence element 6 is triggered and disarms the controlled generator 7 whose output pulse increases by one the contents of the counter f. The new value of the counter C, applied to the second group of address inputs of the memory block 5, extracts (n-1) -th digit of the control setpoint from it, and sets the controlled divider 2 to the division factor equal to Z., and continue the same the comparison process (p-1) of the bit with the output value of the signal of the controlled divider 2. If the value of the period of the controlled frequency is greater than the value of this control setpoint, the comparison will occur with all the bits of the control setpoint and overflow pulse counter and k, which will set the trigger 8, which controls the selection of the counting mode of the reversible counter 9 to one state. The high potential trigger 8 sets the reversible counter 9 to the summation mode. Therefore, the impulse from the exit of the former 3, starting the next new control cycle, will increase by one the contents of the reversing counter 9. With this value, the (1 + 2) control setpoint will be extracted from memory block 5 and a similar comparison process will take place. If the period of the monitored purity is less than the control setpoint, then no comparison will occur over all bits, and therefore there will be no overflow pulse of the summing counter, g trigger 8 will remain in the zero state, providing the reversible counter of 3 pulses with subtraction mode. Therefore, the output pulse of the imaging unit 1, starting with the new monitoring cycle, the contents of the reversible counter 9 pulses will decrease by one and select from the memory block 5 the control setpoint (the nearest smaller one) with which the described comparison process will be performed. Thus, the proposed device has wider functionality, as it provides multithreshold frequency control., Formula of Invention A device for frequency control, comprising a pulse shaper, the output of which is connected to the first inputs of the register, trigger and the first counter, the outputs of which are connected to the second inputs the register, as well as a pulse generator and a series-connected controlled generator and a second counter, the output of which is connected to the second trigger input, is here This is due to the fact that, in order to expand its functionality, a memory block, a divider and an equivalence element are entered into it, the output of which is connected to the input of the controlled generator, and the inputs are connected to the outputs of the memory block and the divider whose first input is connected to the output of the pulse generator, and the second input is connected to the output of the pulse generator and the second input of the second counter, the second outputs of which are connected to the third inputs of the divider and the first inputs of the memory unit, the second inputs of which are connected to the outputs of the first account tchika, the second input of which is connected to the trigger output. Sources of information taken into account in the examination 1.US Patent N 3537001, cl. From 01 R 23/00, 1970.
2.Авторское свидетельство СССР , кл. G О F 10/0, 1976.2. Authors certificate of the USSR, cl. G About F 10/0, 1976.
I -ИI -and
f|f |
к «ч/ «41to "h /" 41
fe «§ v sj pSfP CM f fe "§ v sj pSfP CM f