Claims (2)
Поставленна цель достигаетс тем, что в троичный фронтальный 0триггер , содержа1щй первый эмиттерньш повторитель (ЭП 1), база транзистора которого подключена к инфор- магщонному входу, второй эмиттерный повторитель (ЭП 2), база тран- . зистора которого подключена к входу синхросигналов, а эмиттер последовательно через резистор и гене10 ратор тока (ГТ) подключен к гаине питани , третий эмиттерный повторитель (ЭП З), эмиттер транзистора которого подключен к выходу, одноуровневый переключатель тока и генераfS торы тока, введен трехуровневый переключатель тока (пт), база информационного транзистора первого переключател тока нижнего уровн (ПТ f) которого подключена между резисто20 ром и ГТ в цепи эмиттера транзистора ЭП 2, коллектор опорногЬ тт анзистора соединен с эмиттерами транзисто- . ров в ПТ 2 среднего уровн трехуровневого переключател тока, база информационного транзистора которого подключена к точке между диодом и ре зистором в цепи эмиттера транзистора в ЭП I, коллектор информационного транзистора ПТ 1 нижнего уровн соединен с эмиттерами транзисторов ПТ 3 среднего уровн трехуровневого переключател тока, база информационного транзистора которого подключе на к точке между диодом и резистором в цепи эмиттера ЭП 3, коллекторы информационных транзисторов ПТ 2 и ПТ в трехуровневом переключателе тока подключены к шине, коллектор -опорного транзистора ПТ 2 среднего уровн соединен с эмиттерами транзисторов ПТ 4Верхнего уровн , база информа1щонного транзистора которого подключена к эмиттеру транзистора Эй коллектор опорного транзистора ПТ 3 среднего уровн соединен с эмиттерам транзисторов ПТ 5 верхнего уровн , база информационного транз стора которого подключена через диод к эмиттеру транзистора ЭП 3, .а колшекторм опорных транзисторов ПТ. 4 и If 5 KOfsr ключены к базе транзистора ЭИ 3 и через резистор - к кол евсторам и гформационных транзисторов в Ж 4 и ПТ 5 в трехуровневом перекздаачдаеие тока, которые через,резистор иодключены к общей ршне, база инйюрмащио ного транзистора одноуровневого пере ключател тока (пТ 6) через резистор соединена с базой информационного транзистора ПТ 1 в трехуровневом переключателе тока, коллектор информ ционного транзистор которого через два параллельно включенных диода сое динен с базой информационного транзистора ПТ 1 в трехуровневом перекгао чателе тока и через делитель напр же ни на резисторах соединен с базой дополнительного транзистора, коллект и эмиттер которого соединены с колле тором и эмиттером информационного транзистора в ПТ 1 нижнего уровн в трехуровневом переключателе тока, - -тт- На чертеже представлена электрическа принципиальна схема предлагаемого устройства. Устройство содержит транзистор 1 ЭП 1, база которого подключена к входу информационному, а эмиттер последовательно через диоды 2 и 3 и че рез резистор 4 подключен к шине питани . База транзистора 5 ЭП 2 подтслючёна к входу синхросигнала, а эмиттер через резистор 6 и генератор тока на транзисторе 7 подключен к шине питани . База транзистора 8 ЭП 3 через резисторы 9 и 10 подключена к общей гаине, а эмиттер/подключен к выходу и последовательно через диоды 11-13 и резистор 14 подключен к шине питани . Ваза информационного транзистора 15 ПТ I нижнего уровн трехуровневого ПТ подключена к точке между резисторсж 6 и транзистором 7 в цепи эмиттера транзистора 5 в ЭП 2, Коллектор опорного транзистора I6 соединен с эмиттерами транзисторов 17 и 18 в ПТ 2 среднего уровн , база информационного транзистора 17 которого подк мчена к точке между диодом 3 и резистором 4 в цепи эмиттера транзистора I ЭП 1. Коллектор информационного транзистора 15 в ПТ 1 нижнего уровн соединен с эмиттерами транзисторов 19 и 20 в ПТ 3 среднего уровн , база информационного транзистора 19 которого подключена к точке между диодом 13 и резистором 14 в епи эмиттера транзистора 8 ЭП 3. Колекторы информшщонньпс транзисторов 17 и 9 в ШГ 2 и ПТ 3 подключены к обдей Ш1не. Коллектор опорного транзистора 18 в ПТ 2 среднего уровн соединен с эмиттерами транзисторов 21 к 22 в iir 4 верхнего уровн , баз а информационного транзистора 21 которого подключейа к эмиттеру транзистора I ЭИ 1. Коллектор опорного транзистора 20 в ПТ 3 соединен с эмиттерами транзисторов 23 и 24 в ПТ 5 верхнего уровй , база информационного транзистора 23 которого подключена к точке между диодами II и 12 в цепи эмиттера транзистора 8 ЭП 3. Коллекторы опорных транзисторов 22 и 24 подключены к базе транзистора 8 ЭП 3. Коллекторы инсЬормационных транзисторов21 и23вПТ4иПТ5 верхнего уровн подключены к точке между резисторами 9 и 10 в базовой цепи транзистора 8 ЭП 3. Устройство снабжено дополнительным переключателем тока ПТ 6 нижнего уровн на транзисторах 25 и 26. База информационного транзистора 25 через резистор 27 соединена с базой информационного транзистора 15 ПТ 1 нижнего уровн . Коллектор транзистора 25 через два параллельно вклю59 ченных диода 28 и, 29 соединен с базой транзистора 15 ПТ 1. Коллектор транзистора 25 через делитель напр жени на резисторах 30 и 31 соеди . йен с базой дополнительного транзистора 32; коллектор и эмиттер которого .соединен с коллектором и эмиттером информационного транзистора 15 .в ПТ 1. Устройство имеет также синхровход 33 и первый, второй, третий и четвертый источники 34-37 базового смещени .Устройство работает следуюгщм образом , В исходном состо нии сигнал на синхровходе и напр жение на базах транзисторов 15 и 23 выше, чем на базах транзистора 16 (подключенно го к источнику 36) и транзистора 32 (из-за инверсии на транзисторе 25), работает двухуровневьпЧ переключатель тока на транзисторах 19, 20, 23., 24, базы информационных транзисторов 19 и 23 которькс управл ютс через сме щенцый ток из выхода на транзисторе 8 ЭП 3. Поэтому триггер работает в режиме самоудерживани . В начальный момент,, когда сигнал на синхровходе 33 , напр же- ние на базе транзистора 32 еще сохра н етс ниже, чем напр жение на базе транзистора 16. Ток протекает через транзистор 16 и в зависимости от вхо ного сигнала на базе транзистора 1 ток протекает через транзистор 17 или 21 или 22 и устанавливает на эмит тере транзистора 8 ЭП 3 значение уро н потенциала,равное потенциалу nd базе транзистора 1. Таким образом, когда ток протекае через транзистор 16, триггер работае в режиме приема информации. Такое,со то ние сохран етс на врем 6, доста точное дл завершени переключени ПТ 1, ПТ 2 и ПТ 4 на;транзисторах 16, 15, 17, 18, 21 и 22 соответственно . В момент времени t+S, когда завершаетс переключение транзисторов 25 и 26 в ПТ 6, уровень потенциала на базе транзистора 32 становитс выше, чем на базе транзистора 16. Открываетс транзистор 32 и закры ваетс транзистор 16, что обеспечива ет вновь работу триггера в режиме са моудерживани . В момент , когда сигнал на синхровходе 33 кончаетс и становитс , напр жение 7& на базе транзистора 15 также становитс выше, чем напр жение источника 36. Только через врем , равное приблизительно Q, напр жение на базе транзистора 32 становитс ниже, чем напр жение источника 36, поэтому режим самоудерживани триггера Ае нарушаетс . Следует отметить, что элемент К-значной логики сохран ет в К/2 раз больие информации, чем элемент двоичной логики. Формула изобретени Троичный фронтальный 0-триггер, содержагдай первый -эмиттерный повторитель , база транзистора которого подключена к информационному входу, второй эмиттерньй повторитель, база транзистора которого подключена к входу синхросигналов,.а эмиттер последовательно чере5 резистор к генератор тока подключен к иине питани , третий эмиттерный повторитель , эмиттер транзистора которЬго подключен к выходу, одноуровневьщ переключатель тока и генераторы тока; отличающийс тем, что, с целью расширени функциональных возможностей, в триггер введен трехуровневый переключатель тока, база информационного транзистора первого Переключател тока нижнего уровн которого подключена между резистором и генератором тока в цепи эмиттера транзистора второго эмкттериого повторител , коллектор опорного транзистора соединен с эмиттерами транзисторов во втором переключателе тока среднего уровн трехуров- . невого переключател т.ока, база информационного транзистора которого подключена к точке между диодом и резистором в цепи эмиттера транзистора в первом змйттерном повторителе , коллектор информационного транзистора первого переключател тока нижнего уровн соединен с эмиттерами транзисторов третьего переключател тока среднего уровн трехуровневого переключател тока, база информационного транзистора которого подключена к точке между диодом и резистором в цепи эмиттера третьего эмит- терного повторител , коллекторы информационных транзисторов второго и третьего переключателей тока в трехуровневом переключателе тока под- 7 ключены к общей шине, коллектор опо ного транзистора во втором переключателе тока среднего уровн соедине с эмиттерами транзисторов четвертого переключател тока верхнего уров н , база информационного транзистора которого подключена к эмиттеру транзистора первого эмиттерного повторител , коллектор опорного транзистора третьего переключател тока среднего Уровн соединен с эмиттера ми. транзисторов : п того переключатели тока верхнего уровн , база информационного транзистора которого подключена через диод к эмиттеру транзистора третьего эМиттерного повторител , а коллекторы опорных транзисторов п того и четвертого переключателей тока подключены к ба зе транзистора третьего эмиттерного повторител и через резистор - к коллекторам информационных транзисТ ров п того и четвертого переключателей тока в трехуровневом переключателе тока, которые через резне тор подключены к общей шрне, база информационного транзистора одно78 уровневого переключател тока через резистор соединена с базой информационного транзистора первого .переключател тока в трехуровневом переключателе тока, коллектор информационного транзистора которого через два параллельно включенных диода соединен с базой информационного транзистора первого переключател тока в трехуровневс переключателе тока и через делитель напр жени на резисторах соединен с базой дополнительного транзистора, коллектор и эмиттер которого соединеныс коллектором и эмиттером информационного транзистора в первом переключателе тока нижнего уровн в трехуровневом переключателе тока. Источники информации, прин тые во внимание при экспертизе 1.MECL. System Design Handbook. Ftrst Edition, MotoroJa nc, 1971, p. 9, fig. 1-6. The goal is achieved by the fact that the ternary frontal 0thrigger, containing the first emitter follower (EP 1), the base of the transistor of which is connected to the information input, the second emitter follower (EP 2), trans- base. the resistor of which is connected to the input of clock signals, and the emitter is sequentially connected through a resistor and current generator (GT) to the power supply terminal, the third emitter follower (EP 3), whose emitter of the transistor is connected to the output, a single-level current switch and a current generator, a three-level switch current (Fri), the base of the information transistor of the first switch of the current of the lower level (PT f) is connected between the resistor and GT in the emitter circuit of the transistor EP 2, the collector of the anzistor reference voltage is connected to the emitt Erami transistor-. The ditch in the PT 2 of the middle level of a three-level current switch, the base of the information transistor of which is connected to the point between the diode and the resistor in the emitter circuit of the transistor in the VF I, the collector of the information transistor PT 1 of the lower level is connected to the emitters of the transistors PT 3 of the middle level of the three-level current switch, the base whose information transistor is connected to the point between the diode and the resistor in the EP 3 emitter circuit, the collectors of the information transistors ПТ 2 and ПТ in the three-level current switch are connected to the bus, the collector of the reference transistor ПТ 2 of the middle level is connected to the emitters of the transistors ПТ 4Upper level, the base of the information transistor of which is connected to the emitter of the transistor Ey; the collector of the reference transistor ПТ 3 of the middle level is connected to the emitters of the transistors ПТ 5 of the upper level; through the diode to the emitter of the transistor EP 3, .a the collider of the reference transistors PT. 4 and If 5 KOfsr are connected to the base of the EI 3 transistor and through a resistor to the collectors and information transistors in Ж 4 and ПТ 5 in a three-level current transfer, which through the resistor and connected to the common pin, the base of the single-level current transistor single-level switch ( ПТ 6) through a resistor connected to the base of the information transistor ПТ 1 in a three-level current switch, the collector of the information transistor of which is connected through two parallel-connected diodes to the base of the information transistor ПТ 1 in a three-level cross circuit The current driver and through a divider, for example, are connected to the base of an additional transistor, the collector and emitter of which is connected to the collector and emitter of the information transistor in the PT 1 of the lower level in a three-level current switch, - -TT-. The electrical circuit diagram of the proposed device . The device contains a transistor 1 EP 1, the base of which is connected to the information input, and the emitter is connected in series through diodes 2 and 3 and through a resistor 4 is connected to the power bus. The base of transistor 5 EP 2 is connected to the clock input, and the emitter is connected via resistor 6 and current generator 7 to the power supply bus. The base of the transistor 8 EP 3 through the resistors 9 and 10 is connected to a common gaine, and the emitter / is connected to the output and in series through the diodes 11-13 and the resistor 14 is connected to the power bus. The vase of the information transistor 15 ПТ I of the lower level of the three-level ПТ is connected to the point between resistor 6 and transistor 7 in the emitter circuit of transistor 5 in electric power supply 2, the collector of the reference transistor I6 is connected to the emitters of transistors 17 and 18 in PT 2 of the middle level, the base of information transistor 17 of which Connect the flash to the point between the diode 3 and the resistor 4 in the emitter circuit of the transistor I ES 1. The collector of the information transistor 15 in the low-level IT 1 is connected to the emitters of the transistors 19 and 20 in the medium-level PT 3 Stora 19, which is connected to a point between the diode 13 and resistor 14 to the emitter of the transistor 8 enu EP 3. informshschonnps of collectors of transistors 17 and 9 SH 2 and PT 3 connected to obdey Sh1ne. The collector of the reference transistor 18 in the medium level PT 2 is connected to the emitters of the transistors 21 to 22 in iir 4 of the upper level, and the base of the information transistor 21 is connected to the emitter of the transistor I EI 1. The collector of the reference transistor 20 in the PT 3 is connected to the emitters of the transistors 23 and 24 in the PT 5 of the upper levels, the base of the information transistor 23 of which is connected to the point between diodes II and 12 in the emitter circuit of the transistor 8 of the ES 3. The collectors of the reference transistors 22 and 24 are connected to the base of the transistor 8 of the EP 3. The collectors of the informa- tion transistors 21 and 23vPT4iPT5 upper level connected to the point between the resistors 9 and 10 in the base circuit of the transistor 8 EP 3. The device is equipped with an additional current switch PT 6 lower level transistors 25 and 26. The base of the information transistor 25 through a resistor 27 is connected to the base of the information transistor 15 PT 1 lower level The collector of the transistor 25 is connected via two parallel-connected diodes 28 and, 29 to the base of transistor 15 ПТ 1. The collector of transistor 25 is connected through a voltage divider on resistors 30 and 31. yen with an additional transistor base of 32; the collector and the emitter of which is connected to the collector and emitter of the information transistor 15. In PT 1. The device also has a synchronous input 33 and the first, second, third and fourth sources 34-37 of the base bias. The device operates as follows. In the initial state, the signal on the synchronous input and the voltage on the bases of transistors 15 and 23 is higher than on the bases of transistor 16 (connected to source 36) and transistor 32 (due to inversion on transistor 25), the two-level current switch on transistors 19, 20, 23., 24 , database of information transit tori 19 and 23 are controlled through kotorks CME schentsy current from the output transistor 3. Therefore, 8 EP trigger operates in latching mode. At the initial moment, when the signal on the synchronous input 33, the voltage on the base of the transistor 32 is still kept lower than the voltage on the base of the transistor 16. The current flows through the transistor 16 and depending on the input signal on the base of transistor 1, the current flows through the transistor 17 or 21 or 22 and sets on the emitter of the transistor 8 EP 3 the value of the level of the potential equal to the potential nd of the base of the transistor 1. Thus, when the current flows through the transistor 16, the trigger works in the mode of receiving information. Such a condition is kept at time 6, sufficient to complete the switching of the PT 1, PT 2 and PT 4 on the transistors 16, 15, 17, 18, 21 and 22, respectively. At time t + S, when the switching of transistors 25 and 26 in PT 6 is completed, the potential level at the base of transistor 32 becomes higher than at the base of transistor 16. Transistor 32 opens and closes transistor 16, which again provides the trigger operation in mode sa moderzhivani. At the moment when the signal at sync input 33 ends and becomes, a voltage of 7 & on the base of the transistor 15 also becomes higher than the voltage of the source 36. Only after a time of approximately Q does the voltage on the base of the transistor 32 become lower than the voltage of the source 36, therefore, the self-retention mode of the trigger Ae is violated. It should be noted that the element of K-valued logic saves K / 2 times more information than an element of binary logic. The invention has a triple frontal 0-flip-flop, containing the first emitter repeater, the base of the transistor of which is connected to the information input, the second emitter follower, the base of the transistor of which is connected to the sync signal input, and the emitter in series through the resistor to the current generator connected to the power supply, the third emitter a repeater, the emitter of the transistor which is connected to the output, a single-level current switch and current generators; characterized in that, in order to expand the functionality, a three-level current switch is introduced into the trigger, the base of the information transistor of the first low-level current switch of which is connected between the resistor and the current generator in the emitter circuit of the transistor of the second emterter, the collector of the reference transistor is connected to the emitters of the transistors in the second The switch current average level three-level. Neva switch t.ka, whose information transistor base is connected to a point between the diode and a resistor in the emitter circuit of the transistor in the first signal repeater, the collector of the information transistor of the first lower current switch is connected to the emitters of the transistors of the third average current switch of the three-level current switch, the base of the information transistor which is connected to the point between the diode and the resistor in the emitter circuit of the third emitter follower, the information collectors transistors of the second and third current switches in the three-level current switch are connected to the common bus, the collector of the back-up transistor in the second mid-level current switch is connected to the emitters of the transistors of the fourth upper-current switch n, the base of the information transistor of which is connected to the emitter of the first emitter transistor a repeater, a collector of the reference transistor of the third middle level current switch is connected to the emitter. transistors: the fifth current switches of the upper level, the base of the information transistor of which is connected via a diode to the emitter of the transistor of the third emitor repeater, and the collectors of the reference transistors of the fifth and fourth current switches are connected to the base of the transistor of the third emitter repeater and through a resistor to the collectors of information transistors the fifth and fourth current switches in the three-level current switch, which are connected to the common cable through the transmitter, the information transistor base A single 78-level current switch through a resistor is connected to the base of the information transistor of the first current switch in a three-level current switch, the collector of the information transistor of which is connected through two parallel diodes to the base of the information transistor of the first current switch in a three-level switch of current and through a voltage divider resistors with the base of the additional transistor, the collector and emitter of which are connected to the collector and emitter of the information trap a transistor in the first low current switch in a three-level current switch. Sources of information taken into account in the examination 1.MECL. System Design Handbook. Ftrst Edition, MotoroJa nc, 1971, p. 9, fig. 1-6.
2.Авторское свидетельство СССР rfo за вке № 2816321, кл. Н 03 К 3/286, 1979 (прототип).2. USSR author's certificate rfo, application No. 2816321, cl. H 03 K 3/286, 1979 (prototype).