SU907869A1 - Система передачи и приема сигналов изображени - Google Patents

Description

Изобретение относитс  к цифровым системам передачи информации.

Известна система передачи и приема сигналов изображени , содержаща  на передающей стороне N-разр дный аналого-цифровой преобразователь (где N 1, 2, 3...), соединенный через преобразователь кода с каналом св зи, а на приемной стороне компараторы и преобразователь кода, подключенный входом к каналу св зи, при этом к соответствующим выходам преобразовател  кода подключено N-входов цифро-аналогового преобразовател , при этом к каждому выходу преобразовател  кода подключены первый и второй входы сумматора по модулю два, причем первый вход непосредственно , а второй вход - через блок задержки, а к выходу каждого сумматора по модулю два подключен вход соответствующего интегратора 1 . .

Однако така  система обладает невысокой надежностью синхронизации.

Цель изобретени  - повышение надежности синхронизации.

Поставленна  цель достигаетс  тем, что в системе передачи и приема сигналов изображени , содержащей

на передающей стороне N-разр дныи аналого-цифровой преобразователь (где N 1, 2, 3...), соединенный через преобразователь кода с каналом св зи, а на приемной стороне компараторы и преобразователь кода, подключенный входом к каналу св зи, при этом к соответствующим выходам преобразовател  кода подключено

10 N-входов цифро-аналогового преобразовател , при этом к каждому выходу преобразовател  кода подключены первый и второй входы сумматора по модулю два, причем первый вход не15 посредственно, а второй вход - через блок задержки, а к в.ыходу каждого сумматора по модулю два подключен вход соответствующего интегратора, на приемной стороне введены дешиф20 ратор и блок управлени , причем при N-четном к первому входу 1-го (где i 1, 2, 3,...N/2) компаратора подключен выход 1-го интегратора, а к второму входу 1-го компаратора под25 ключен выход (1 N/2) интегратора при N-нечетнрм, к пе эвому входу i-ro

.CWDV

. . ) компарато (где 1 1, 2, 3... i-TO интегратора, ра подключен выход а к второму входу Д-гго компаратора 30 подключен выход ( V интеп

интегратора , при этом выхоль компараторов подключены к соответствующим входам дешифратора, выход которого соедине с входом блока управлени , а выход блока управлени  подключен к входу синхронизации преобразовател  кодов выход синхронизации которого подключен к входу синхронизации блока управлени .

На чертеже представлена структурна  электрическа  схема системы передачи и приема сигналов иэоезражени .

Система передачи и приема сигналов изображени  содержит на передающей стороне аналого-цифровой пре образователь (АЦП) 1, преобразователь 2 кода, канал 3 св зи, а на приемной стороне - поеобраэовате 4 кода, цифро-аналоговый преобразователь (ЦАП) 5, N элементов 6 задержки , N сумматоров 7 по модулю два, N интеграторов 8, компараторы 9, дешифратор 10 и блок 11 управлени .

Устройство работает следующим образом.

На выход АЦП 1 подаетс  аналоговый сигнал изображени , а с его выхода снимаетс  последовательность N-разр дных двоичных кодовых групп,  вл ющихс  эквивалентом входного аналогового сигнала.

N-разр дные двоичные кодовые группы подаютс  затем на преобразователь 2 кода из параллельного в последовательный, сигнал с выхода которого поступает на вход канала

3св зи. С выхода канала 3 св зи цифровой сигнал через преобразовате

4кода из последовательного в параллельный поступает на входы цифро-аналогового преобразовател  5,

с выхода которого снимаетс  аналоговый сигнал изображени . Кодовые группы с выхода преобразовател  4 кода поступают, также на последовательно соединенные элементы б задержки , сумматоры 7 по модулю два, интеграторы 8, компараторы 9, которые анализируют статистические характеристики цифрового сигнала и провер ют выполнение неравенств

р( ), 1. 14 I(1)

при М-че.тном,и.. .

рИ,р1%йд i.NJl(2)

при N-нечетном,

где р - веро тность изменени  посылок .

Сигнал с каждого (i-ro) выхода преобразовател  .4 кода поступает на соответствующий сумматор 7 по модулю два непосредственно и через элемент 6 задержки. С выхода сумматора 7 по два сигнал поступает на интегратор 8. В зависимости от выбранной величины задержки в элементе 6 задержки напр жение на

выходе интегратора 8 будет пропорционально веро тности изменени  посылки О -« 1 или в цифровом сигнале на данном (1-м) выходе преобразовател  4 кода в позици х, разделенных интервалом, равным длительности элемента, строки или кадра дл  монохромного телевизионного сигнала и равным трем элементам изображени  дл  сигналов цветного телевидени . Если система находитс  в состо нии синхронизма, то цифровые сигналы на 1-м выходе преобразовател  4 кода соответствуют сигналам на выходе 1-го разр да АЦП 1. В этом случае дл  напр жений на выходах интегратора 8, наход щихс  в цеп х различных разр дов, выполн ютс  неравенства , аналогичные неравенствам (1) дл  N-четного и (2) дл  N-нечетного. В соответствии с этими неравенствами между выходами интегратора 8 включены компараторы 9. При N-четном между выходами N-интеграторов включены -д- компараторов. Входы каждого Г-го компаратора 9 соединены соотве1|;ртвенно с выходами 1-го и (1 + 5Г ) ° интегратора 8 () При N-нечетном между N- интеграторов включены - компараторов . Входы каждого 1-го компаратора 9 соединены соответственно с выходами i-ro и (-Mil )-го интегратора 8 (1 . i.).

Состо ние компараторов 9 преобразуютс  дешифратором 10 в (N 1) сигналов, подаваемых на блок 11 управлени . Таким образом, каждому СО.СТОЯНИЮ компараторов 9 соответствует сигнал на одном из (N 1) выходов дешифратора 10. (N 1) это число возможных комбинаций .положений разр дов на выходах преобразовател  4 кода при отсутствии синхронизации ,

Тактирующий сигнал управлени  с дополнительного выхода преобразовател  4 кода через блок 11 управлени  поступает на дополнительный вход преобразовател  4 кода. В блоке 11 управлени  тактирующий сигнал управлени  в соответствии с состо нием дешифратора 10 преобразуетс  таким образом, чтобы обеспечить установку преобразовател  4 кода в синхронизм после одного такта анализа статистичеких характеристик цифрового сигнала.

Предлагаема  система обеспечивает уменьшение веро тности выхода системы из синхронизма, поскольку компараторы осуществл ют сравнение статических характеристик разр дных последовательностей, разность номеров которых максимизирована, в св зи с чем исключаетс  вли ние нарушени  монотонной зависимости частоты переключени  посылок в 1-й разр дной последовательности от номера 1 этой

последовательности, а также ооеспи чивает уменьшение времени вхождени  в синхронизм, а именно вхождение в синхронизм приемной части оборудовани  происходит за один такт анализа статистических характеристик цифрового сигнала.

Claims (1)

1. Авторское свидетельство СССР 720778, кл. Н 04 L 25/4Q, 1978.