Claims (1)
В этом устройстве запоминающие МОП-транзисторы имеют дополнительные управл ющие затворы, соединенные с шинами нaкqпитeл , а их стоки соединены с ишнами X . Истоки всех запоминающих транзисторов объединены. При выборке координатной шины, в частности шины X стоков, дешифратор открывает соответствующий управл ющий транзистор, который подает иапр жение на выбранную шину. При этом на шину X должен поступать ток, величина которого определ етс р дом факторов и не практике составл ет обычно несколько миллиампер. Это требует , чтобы выходное сопротивление управл ющего транзистора было небольшим. В то же врем управл ющий транзистор работает с очень сильной отрицательной обратной св зью по истоку, так как его нагрузка (запоминающие транзисторы) включены в его исток. Это приводит к необходимости примен ть специальные меры йл достижени небольшого выходного сопротивлени управл ющего транзистора (больиюй напр жение на его затворе, больша крутизна его характеристики ). Дл получени большого напр жени на -эатроре необходимо существенное усложнение схемы управлени (введение импульсного питани или удвоение напр жени ). Лл увеличени крутизны приходитс увеличивать размеры транзисторов (его ширину), из-за чего возрастают схемы управлени , усложн етс ее компоновка. Все это затруд . н ет у15елнчение степени интеграции устройствй. Шлл1. изобретени - повыиюиие надежности таботы устройства за счет уменьшени рабочих напр жений. Указанна цель достигаетс тем, что в посто нное эапоминаюшее устройства, содержащее запомт1ающие МОП-транзисторы с плавающими затворами, управл ю шие затворы которых соединены с шинами V , истоки транзисторов соединены с шиной X , стоки транзисторов соединены с шинами Е , соединенными с истоками соответствующих управл ющих транзисторов, затворы которых соединены с управл ющими шинами, а стоки - с шиной питани , и шину нулевого потенциала , введены дополнительные управл ющие трназисторы, затворы которых подключены к управл ющим шинам, стоки - к соответствующим шинам, а истоки соединены с шиной нулевого потенциала . На чертеже представлена принципиаль на схема посто нного запоминающего устройства. Устройство содержит запоминающие МОП-транзисторы 1 с плавающ-м и управл ющим затворами, соединенными с шинами 2, истоки транзисторов 1 соединены с шиной i 3, а стоки - с соответствующими шинами t 4, соединенными с управл ющими транзисторами 5 и дополнительными управл ющими транзисторами 6, Затворы транзисторов 5 и 6 соединены с управл ющими шинами 7, сток управл ющего транзистора 5 соединен с шиной 8 питани , а исток дополнительного управл ющего транзистора 6 - с шиной 9 нулевого потенциал Устройство работаем следующим образом . В режиме записи между шиной J 3 и шиной 9 нулевого потенциала подключают напр жение. На одну иэ шин 2 подают напр жение необходимой величины 90 24 Одновременно с этим открываетс один из транзисторов 6, что соедин ет одну из шин 4 с обшей шиной 9. Выбранный транзистор открываетс , и благодар процессу инжекиии происходит зар д плавающего затвора этого транзистора. В режиме считывани шина 3 истоков соедин етс с шиной 9 нулевого потенциала . Выборка необходимого транзистора осуществл етс подачей на одну из шин 2 напр жени считывани и включением одного из транзисторов 5. При этом выбранна шина 4 соедин етс с источником питани по шине 8 питани , а напр жение на ней определ етс проводимостью транзистора 1, т. е, записанной информацией. Использование предлагаемого устройства позвол ет в режиме записки уменьшать управл ющее напр жение, что ведет к повышению надежности устройства. За счет уменьшени управл ющего напр жени можно уменьшить геометрические размеры управл ющих и запоминающих транзисторов, что ведет к повышению степени интеграции устройства. Формула изобретени Посто нное запоминающее устройство, содержащее запоминающие МОП-транзисторы с плавающими затворами, управл ющие затворы которых соединены с шинами , истоки транзисторов соединены с шиной X , стоки транзисторов соединены с соответствующими шинами 2. , соединенными с истоками соответствующих управл ющих транзистор.ов, затворы которых соединены с управл ющими шинами, а стоки - с шиной питани , и шину нулевого потенциала, отличающеес тем, что, с целью повышени надежности устройства, в него введены дополнительные управл ющие транзисторы, затворы которых соединены с управл ющими щинами, стоки - с соответствующими шинами 1 , а истоки - с шиной нулевого потенциала. Источники информации, прин тые во внимание при экспертизе 1,1БЕ ЗоюИиа-б о{ So tof-Sinte Cthtu-itS 1971, V5 р, 301-306, 2,ггеагонгсв , 1975, № З, р. 117, 3,Авторское свидетельство СССР МЬ 444246, кл. G 11 С 17/ОО, 1973 (прототип).In this device, the MOSFET memory transistors have additional control gates connected to the driver buses, and their drains are connected to targets X. The origins of all memory transistors are combined. When sampling the coordinate bus, in particular, the bus X of the drains, the decoder opens the corresponding control transistor, which supplies the voltage to the selected bus. In this case, the bus X must receive a current, the value of which is determined by a number of factors and is not in practice usually several milliamps. This requires that the output impedance of the control transistor is small. At the same time, the control transistor operates with a very strong negative feedback on the source, since its load (memory transistors) is included in its source. This leads to the need to apply special measures to achieve a small output impedance of the control transistor (high voltage across its gate, greater steepness of its characteristics). In order to obtain a high voltage on the a-electrode, a significant complication of the control circuit (introduction of a pulsed power supply or doubling of the voltage) is necessary. As the steepness increases, the size of the transistors (its width) has to be increased, which makes the control circuits increase, and the layout is complicated. All this is difficult. There is an understanding of the degree of integration of devices. Schl1. the invention is improving the reliability of the device by reducing the operating voltages. This goal is achieved by the fact that in a permanent memory device containing memory MOSFETS with floating gates, control gates of which are connected to buses V, sources of transistors are connected to bus X, drains of transistors are connected to buses E connected to the sources of corresponding controls Additional transistors, the gates of which are connected to control buses, and the drains are connected to the power supply bus, and a bus of zero potential, additional control trnistors, whose gates are connected to control buses, are introduced, currents - the respective tires, and the sources are connected to zero potential bus. The drawing shows a schematic diagram of a persistent storage device. The device contains MOS transistors 1 with floating and control gates connected to buses 2, the sources of transistors 1 are connected to the i 3 bus, and drains are connected to the corresponding tires t 4 connected to the control transistors 5 and additional control transistors 6, The gates of transistors 5 and 6 are connected to the control buses 7, the drain of the control transistor 5 is connected to the power supply bus 8, and the source of the additional control transistor 6 is connected to the zero potential bus 9 as follows. In the recording mode, a voltage is connected between the bus J 3 and the bus 9 of zero potential. One of the busbars 2 is supplied with the voltage of the required value of 90–24. At the same time, one of the transistors 6 is opened, which connects one of the buses 4 to the common bus 9. The selected transistor is opened, and due to the injection process the charge of the floating gate of this transistor occurs. In the read mode, the source bus 3 is connected to the zero potential bus 9. The required transistor is sampled by applying a read voltage to one of the buses 2 and turning on one of the transistors 5. The selected bus 4 is connected to the power source via the power bus 8, and the voltage on it is determined by the conductivity of transistor 1, i.e. recorded information. The use of the proposed device allows in the note mode to reduce the control voltage, which leads to an increase in the reliability of the device. By reducing the control voltage, it is possible to reduce the geometric dimensions of the control and storage transistors, which leads to an increase in the degree of integration of the device. Claims of the invention A permanent memory device comprising MOSFETs with floating gates, control gates of which are connected to buses, sources of transistors are connected to bus X, drains of transistors are connected to corresponding buses 2. connected to sources of corresponding control transistors. the gates of which are connected to the control tires, and the drains - to the power bus, and a tire of zero potential, characterized in that, in order to increase the reliability of the device, additional devices are introduced into it the driving transistors, the gates of which are connected to the control women, the drains to the corresponding buses 1, and the sources to the bus of zero potential. Sources of information taken into account in the examination 1.1BE ZoyuIia-b about {So tof-Sinte Cthtu-itS 1971, V5 p, 301-306, 2, ggeagongsv, 1975,? Z, p. 117, 3, USSR Copyright Certificate Ml 444246, cl. G 11 C 17 / OO, 1973 (prototype).
Г4-1КG4-1K
JJ
tftf
II
4four