SU898422A1

SU898422A1 - Multi-input adding device

Info

Publication number: SU898422A1
Application number: SU802902291A
Authority: SU
Inventors: Александр Иванович Березенко; Феликс Леонидович Гладыш; Сергей Евгеньевич Калинин; Лев Николаевич Корягин; Алексей Михайлович Репетюк; Евгений Михайлович Репетюк
Original assignee: Предприятие П/Я В-8117; Предприятие П/Я В-2892
Priority date: 1980-04-03
Filing date: 1980-04-03
Publication date: 1982-01-15

Description

Изобретение относится к вычислительной технике и может найти применение в электронных вычислительных . машинах и быстродействующих процессорах обработки данных, в частности в процессорах БПФ. ^s The invention relates to computer technology and may find application in electronic computing. machines and high-speed data processing processors, in particular in FFT processors. ^s

Известно устройство для суммирования N η-разрядных двоичных чисел, состоящее из η блоков, каждый из которых содержит m рядов одноразрядных: двоичных сумматоров. Выходы переноса; ^,0сумматоров рядов младших блоков соединены с одним из входов сумматоров последующих рядов старших блоков. Каждый блок содержит -wg j-1 сумматоров (j=1,2 ,..., m) в четном (нечетном) ’’ ряду £1J.. ,A device for summing N η-bit binary numbers is known, consisting of η blocks, each of which contains m rows of one-bit: binary adders. Transfer Outputs ^{, 0} adders of rows of lower blocks are connected to one of the inputs of adders of subsequent rows of high blocks. Each block contains -wg j-1 adders (j = 1,2, ..., m) in an even (odd) '' row £ 1J ..,

Недостатками устройства являются отсутствие возможности алгебраического суммирования чисел, представленных дополнительным кодом, количество слагаемых N кратно 4^. В противном случае -^->1 “ нецелое число, а Г- целое число.The disadvantages of the device are the lack of the possibility of algebraic summation of numbers represented by an additional code, the number of terms N is a multiple of 4 ^. Otherwise - ^ -> 1 “is not an integer, and Γ is an integer.

Наиболее близким по техническому решению к изобретению является многовходовое суммирующее устройство, ^содержащее полные одноразрядные сумматоры, сгруппированные в линейки, причем выход суммы полного одноразрядного сумматора каждого разряда i-й линейки'(1®1,...,т, где m - количество линеек) подключен к соответствующему входу полного одноразрядного сумматора (1+1)-й линейки того же разряда, выходы суммы полных одноразрядных сумматоров последней линейки подключены к выходам-устройства-Г^Л,The closest technical solution to the invention is a multi-input totalizer, ^ containing full single-digit adders grouped in lines, and the output of the sum of the full single-bit adder of each bit of the i-th line '(1®1, ..., t, where m is the number rulers) is connected to the corresponding input of the full single-bit adder of the (1 + 1) -th line of the same category, the outputs of the sum of the full single-bit adders of the last line are connected to the outputs of the device-Г ^ Л,

Устройство обладает высоким быстро·⁴действием, но не выполняет алгебраического суммирования чисел, представленных дополнительным кодом, а также эффективно только для одновременного суммирования слагаемых, количество которых кратно. Для любого числа слагаемых, которые поступают на вход только первой линейкииспользова3 ние сумматоров во всем устройстве неэффективно, так как при этом не используются свободные входы сумматоров других линеек.The device has a high fast · ⁴ action, but does not perform algebraic summation of numbers represented by an additional code, and is also effective only for the simultaneous summation of terms, the number of which is a multiple. For any number of terms that enter the input of only the first line, the use of adders throughout the device is inefficient, since this does not use the free inputs of adders of other lines.

Цель изобретения - расширение функциональных возможностей устройства за счет выполнения алгебраического сложения чисел, представленных в дополнительном коде, с минимальными затратами оборудования.The purpose of the invention is the expansion of the functionality of the device by performing the algebraic addition of numbers represented in the additional code, with minimal equipment costs.

Поставленная цель достигается тем, что в устройство введены N управляемых блоков инверсии, информационные входы каждого из которых подключены к входам соответствующего операнда устройства, а управляющие входы - со входами управления устройства, входы переноса устройства соединены соответственно со входами переноса полных одноразрядных сумматоров младшего разряда, разрядные выходы ЗК управляемых блоков инверсии (где K=]^t) подключены к информационным входам полных одноразрядных сумматоров первой линейки, разрядные выходы остальных управляемых блоков инверсии соединены со входами полных одноразрядных сумматоров второй линейки, выходы переносов полных одноразрядных сумматоров j-oro разряда ί-й линейки (j= =0,1,...,п-1) подключены к одному из входов полных одноразрядных сумматоров (j+1)-oro разряда (ΐ + 1)-ιΊ линейки , выход переноса каждого полного одноразрядного сумматора последней . линейки соединен со входом переноса полного одноразрядного сумматора соседнего старшего разряда той же линейки , выходы переноса полных однораз· рядных сумматоров старшего разряда · линеек подключены-к соответствующим выходам переноса устройства.This goal is achieved by the fact that N controlled inversion blocks are introduced into the device, the information inputs of each of which are connected to the inputs of the corresponding operand of the device, and the control inputs are connected to the control inputs of the device, the transfer inputs of the device are connected respectively to the transfer inputs of the full single-bit adders of the lower order, bit the outputs of the ZK controlled inversion blocks (where K =] ^ t) are connected to the information inputs of the full single-bit adders of the first line, the bit outputs of the rest of the control of the inversion blocks connected to the inputs of the full single-bit adders of the second line, the carry outputs of the full single-bit adders of the j-oro discharge of the ί-th line (j = 0,1, ..., n-1) are connected to one of the inputs of the full single-bit adders ( j + 1) -oro discharge (ΐ + 1) -ιΊ line, the transfer output of each full single-bit adder last. the line is connected to the transfer input of the full single-bit adder of the adjacent senior discharge of the same line, the transfer outputs of the full single-bit adders of the highest discharge · rulers are connected to the corresponding transfer outputs of the device.

В результате введения N управляемых блоков инверсии, а также использования входов полных одноразрядных сумматоров первых и вторых линеек для подачи на них операндов получена возможность алгебраического суммирования любого числа слагаемых с минимальными затратами оборудования.As a result of the introduction of N controlled inversion blocks, as well as the use of the inputs of full single-bit adders of the first and second lines for feeding operands to them, the possibility of algebraic summation of any number of terms with minimal equipment costs is obtained.

Для дополнительного расширения функциональных возможностей устройства в него могут быть введены элементы памяти, позволяющие использовать устройство в качестве вычислительной ступени конвейерной системы. 55 На чертеже приведена схема четырехвходового п-разрядного суммирующего устройства.To further expand the functionality of the device, memory elements can be introduced into it that make it possible to use the device as a computing stage of a conveyor system. 55 The drawing shows a diagram of a four-input p-bit summing device.

Каждый разряд устройства разделен, на линейки 1-4 (показаны штриховыми линиями). На информационные входы θ· 3 * Ь₃ , с ₃ , сЦ , (где j -0,1 ,.«. , п — 1) , ₅ поступают цифры η разрядов четырех слагаемых, которые передаются в управ ляемые блоки инверсии 5. В состав каж дой линейки входят полные одноразрядные сумматоры 6. Результат сложения ίο чисел , S, , S_o образуется на выходах суммы элементов памяти 7. Входы 8-11 полных одноразрядных сумматоров 6 - входы переносов. Вход 12 - вход считывания результата. Вы15 ход 13 “ выход суммы элементов памяти 7, выходы 14-17 “ выходы переносов Входы 18-21 - входы управления устрой ства. .Each bit of the device is divided into lines 1-4 (shown by dashed lines). The information inputs θ · 3 * b ₃ , s ₃ , ss, (where j -0.1,...., N - 1), ₅ receive the digits η of the digits of the four terms, which are transmitted to the controlled inversion blocks 5. V the composition of each line includes full single-bit adders 6. The result of adding ίο numbers, S,, S _{o is} formed at the outputs of the sum of memory elements 7. The inputs of 8–11 full single-bit adders 6 are carry inputs. Input 12 - input read results. Output 15 “output 13 of the sum of memory elements 7, outputs 14-17” outputs of transfers Inputs 18-21 - control inputs of the device. .

Устройство работает следующим об₂₀ разом.The device works as follows about ₂₀ times.

На информационные входы поступают разряды чисел слагаемых одновременно, при этом слагаемые могут быть выражены как прямым, так и дополнительным ₂₅ кодом. Знаки операций при алгебраичес ком сложении чисел поступают на входы 18-21. При этом в управляемых блоках инверсии выполняется преобразование кодов слагаемых в обратный код. Для получения дополнительного кода сла^л0 гаемых сигналы, поступающие на входы 18-21, одновременно подаются на соответствующие входы *8-11. После окончания переходного процесса в устройстве результат сигналом, поступающим ³⁵ на вход считывания 12, записывается в элементы памяти 7, образуя на входах. 13 сумму S_h.,j , S₄ , So. С целью увеличения быстродействия последняя линейка сумматоров 6 может §ыть вы⁴⁰ полнена на сумматорах с одновремен ным переносом.The information inputs receive bits of the numbers of terms at the same time, while the terms can be expressed as direct or additional ₂₅ code. The signs of operations in algebraic addition of numbers go to inputs 18-21. At the same time, in the controlled inversion blocks, the codes of the terms are converted to the reverse code. For additional code weakly ⁿ⁰ Guy signals on inputs 18-21 are simultaneously applied to respective inputs * 8-11. After the end of the transition process in the device, the result of the signal arriving ³⁵ at the read input 12 is recorded in the memory elements 7, forming at the inputs. 13 the sum of S _h ., J, S ₄ , So. In order to increase the speed, the last line of adders 6 can be performed ⁴⁰ on adders with simultaneous transfer.

Таким образом, многовходовое суммирующее устройство обладает расширенными функциональными возможностя⁴⁵ ми при сложении чисел с минимальными затратами оборудования и имеет высокий уровень модульности структуры, что ориентирует на реализацию этого устройства в виде БИС.Thus, the multi-input summing device has expanded functionality of ⁴⁵ mi when adding numbers with minimal equipment costs and has a high level of structure modularity, which focuses on the implementation of this device in the form of LSI.

Claims

The invention relates to computing and can be used in electronic computing. machines and high-speed data processors, in particular in FFT processors. A device is known for summing up K n-bit binary numbers, consisting of n blocks, each of which contains m rows of one bit bits: binary adders. Transfer outputs; the adders of the rows of the lower units are connected to one of the inputs of the adders of the subsequent rows of the senior units. Each block contains -Ta-J-1 adders (, 2, ..., m) in the metric (odd) rowCU1 I. The drawbacks of the device are the lack of the possibility of algebraic summing the numbers represented by the additional code, the number of components is N times. Otherwise, HCHG is an integer, and T is an integer. The closest in technical solution to the "" 410 invention is a multi-input summing device containing complete single-bit adders grouped into rulers, with the output of the sum of the full one-bit adder of each bit of the 1st ruler (1-1, ..., t, where m is the number of lines) is connected to the corresponding input of the full one-bit adder (; + t) - “the same-bit rulers, outputs of the sum of nonwax one-bit adders of the last terminal are connected to the outputs of the G23 device. The device has a high speed, but does not perform algebraic summation of the numbers represented by the additional code, and is also effective only for the simultaneous summation of terms whose number is multiple. For any number of terms that arrive at the input of only the first line, the use of adders in the entire device is inefficient, since it does not use the free inputs of the adders of other lines. The purpose of the invention is to expand the functional capabilities of the device by performing the algebraic addition of the numbers presented in the additional code with minimal hardware costs. The goal is achieved by entering N controlled inversion blocks into the device, the information inputs of each of which are connected to the inputs of the corresponding device operand, and the control inputs to the device control inputs, the transfer inputs of the device are connected respectively to the transfer inputs one-bit low-end adders, bit outputs of controlled devices of inversion (where) are connected to the information inputs of the full one-bit adders of the first line, the remaining outputs of the other blocks Inverted inversion blocks are connected to the inputs of the full one-digit adders of the second line, the output of the full one-bit transfers are the sum of the j-oro bits of the rth line (j .0, I, ..., p-1) connected to one of the inputs full one-bit adders (j + 1) -oro bit (+1) -th line, the transfer output of each full one-bit adder last, the line is connected to the transfer input of the full one-bit adder neighboring higher bit of the same line, transfer outputs full one-way maximum adders of the highest bit range are connected to Resp output device transfer. As a result of the introduction of N controlled inversion blocks, as well as the use of the inputs of full single-digit adders of the first and second lines for supplying operands to them, it is possible to algebraically sum any number of terms with minimal equipment costs. To further expand the functionality of the device, memory elements can be introduced into it, allowing the device to be used as a computing step of the conveyor system. The drawing shows a diagram of a four-input p-bit totalizer. 24 Each bit of the device is divided. on the l-t rulers (shown in dashed lines). The information inputs a, bj, c., D, (where, 1n-l), the digits of the n bits of the four terms are received, which are transmitted to the controlled inversion blocks 5. 8 the composition of each line includes full one-bit adders 6 The result of adding the numbers $ ,,, ..,, S,, So is formed at the outputs of the sum of memory elements 7. Inputs 8-11 of full one-bit adders 6 are the carry inputs. Input 12 is the result read input Output 13 is the output of the sum of the memory elements 7, the outputs are the carry outputs. Inputs 18-21 - control inputs of the device, The device operates as follows. The information inputs receive the digits of the numbers of the terms at the same time, and the terms can be expressed by both direct and additional code. Signs of operations in the algebraic addition of numbers are fed to the inputs 18-21. In this case, in the controlled inversion blocks, the conversion of the codes of the addends to the inverse code is performed. To obtain the additional code of the addends, the signals arriving at inputs 18-21 are simultaneously fed to the corresponding inputs -11. After the transient process is completed, the result received by the signal at read input 12 is written to memory elements 7, forming inputs. 13 amount Srt-, S, So. In order to increase speed, the last line of adders 6 can be performed on single-transfer adders. Thus, the multi-input summing device has enhanced functionality when adding numbers with minimal equipment and has a high level of modularity of the structure, which focuses on the implementation of this device in the form of LSI. Invention Multi-input summing device containing full single-digit adders grouped in rulers, with the output of the sum of a full one-digit adder of each bit of the L-th ruler (.. o, m, where m is the number of rulers) connected to the corresponding input of the full one-bit single adder (t + t) -M line of the same bit, the outputs of the sum of the full one-path totalizers of the last line are connected to the outputs of the device, characterized in that, in order to extend the functionality by performing algebraic addition of the numbers represented in the additional code, with minimal equipment costs, and the device has N controllable inversion blocks (where N is the number of terms), the information inputs of each of which are connected to the inputs of the corresponding device operand, and the control inputs with inputs device control, device transfer inputs are connected respectively to the transfer inputs of full single-bit low-end adders, the LC outputs of controlled inversion blocks (where,) are connected to Informational the inputs of the full one-digit adders of the first line, the bit outputs of the other controlled inversion blocks are connected to the inputs of the full one-bit adders of the second line, the output outputs of the full one-bit adders of the j-oro bit of the t-th line (, t, ... n-1) are connected to one of the inputs of full one-bit adders (J + t) -oro. discharge (| 4-1) -th line, the transfer output of each full one-digit adder of the last line is connected to the transfer input of the full one-digit adder of the next highest digit of the same line, transfer outputs of the full one-digit high-end adders of the lines are connected to the corresponding one Linkage to device transfer, Sources of information taken into account during the examination 1. USSR author's certificate N, cl. G About F 7/38, 1975.

2. USSR author's certificate №, cl. G About F 7/50 (prototype).

-.

GLL, in | fa dbg Of €

ha