SU894715A1 - Microprocessor - Google Patents
Microprocessor Download PDFInfo
- Publication number
- SU894715A1 SU894715A1 SU792850475A SU2850475A SU894715A1 SU 894715 A1 SU894715 A1 SU 894715A1 SU 792850475 A SU792850475 A SU 792850475A SU 2850475 A SU2850475 A SU 2850475A SU 894715 A1 SU894715 A1 SU 894715A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- block
- address
- control
- Prior art date
Links
Landscapes
- Information Transfer Systems (AREA)
Description
() МИКРОПРОЦЕССОР () MICROPROCESSOR
II
Изобретение относитс к вычислительной технике, в частности к микропроцессорам , осуществл ющим обработ-. ку цифровой информации.The invention relates to computing, in particular to microprocessors carrying out processing. ku digital information.
Известен 8-битный микропроцессор, включающий шесть 8-разр дных регистров данных, 8-разр дный аккумул тор регистр состо ни , 8-разр дное арифметико-логическое устройство, 14-разр дный счетчик команд и стек, состо щий из семи 1«-разр дных регистров 1 .A 8-bit microprocessor is known that includes six 8-bit data registers, an 8-bit battery, a status register, an 8-bit arithmetic logic unit, a 14-bit command counter and a stack consisting of seven 1 "- bit registers 1.
Недостатком известного устройства вл етс отсутствие адресной магистрали, котора непосредственно позвол ет адресоватьс к чейкам пам ти.A disadvantage of the known device is the absence of an address line that directly allows addressing of memory cells.
Наиболее близким к предлагаемому вл етс 8-битный микропроцессор, содержащий арифметико-логическое устройство, соединённое управл ющими шинами с регистром состо ни , со схемой синхронизации, а магистралью данных -с накопительным регистром и регистрами общего пользовани , сметчиком команд, со стеком, обеслечивающим ветвление программы, с регистром адреса, соединенным по выходам с внешней адресной магистралью, с регистром команд, соединенным по выходам дешифраторов команд, выходы которого соединены со схемой синхронизации и с магистралью данных, соединенной по входам с буфером дан10 ных, выходы которого соединены с управл емым объектом, причем схема синхронизации соединена с регистром команд, с дешифратором команд, с буфером данных, со стеком, с акку15 мул тором и регистрами общего пользовани , схема синхронизации по выходам соединена с управл емым объектом 21.The closest to the proposed is an 8-bit microprocessor that contains an arithmetic logic unit connected to the control buses with a state register with a synchronization circuit, and a data highway with an accumulation register and general registers, a number estimator with a stack that provides branching programs, with the address register connected to the outputs from the external address highway, to the command register connected to the outputs of the command decoders, the outputs of which are connected to the synchronization circuit and to the mag data path connected to the data buffer inputs, the outputs of which are connected to the controlled object, the synchronization circuit connected to the command register, command decoder, data buffer, stack, battery and general registers, synchronization circuit the outputs are connected to the controlled object 21.
2020
Недостатком известного устройства вл етс необходимость передачи в регистр адреса двух байтов адреса при обращении к пам ти большей.A disadvantage of the known device is the need to transfer to the address register two bytes of the address when accessing the larger memory.
33
чем 256 чеек, что существенно снижает скорость выполнени команд.than 256 cells, which significantly reduces the speed of command execution.
Цель изобретени - повышение быстродействи за счет возможности адресации к пам ти объемом до 64к байт с помощью одного байта адреса.The purpose of the invention is to increase the speed due to the possibility of addressing to a memory of up to 64k bytes using a single byte of the address.
Поставленна цель достигаетс тем,что в микропроцессор, содержащий арифметико-логический блок, регистр состо ни , блок синхронизации блок 5правл ющей пам ти, блок регистров , дешифратор,микрокоманд,регист адреса, причем первый управл ющий вход-выход арифметико-логического блока соединен с управл ющим входом .выходом регистра состо ни , информационный вход которого соединен с информационным входом арифметикологического блока, второй управл ющий вход-выход которого соединен с первым управл ющим входом-выходом блока управл ющей пам ти, выход которого соединен со входом арифметиклогического блока, третий управл ю . щий вход-выход которого -соединен с первым входом-выходом блока синхронизации, второй вход-выход которого соединен со вторым управл ющим входом-выходом блока jуправл ющей пам ти, первый информационный вход-выход которого вл етс входом-выходом микропроцессора, информационный вход-выход apифмeтикo-лo ичecкoгo блока соединен с первым информационным входомвыходом блока управл ющей пам ти, второй информационный вход-выход которого соединен с информационным входом-выходом регистра состо ни , второй вход блока синхронизации соединен с первым выходом дешифрато ра микрокоманд, вход которого соединен с выходом блока управл ющей пам ти, вход-выход блока регистров соединен с информационным входом- выходом арифметико-логического блока , первый и второй выходы блока регистров соединены со входом регистра адреса, выход которого вл етс первым адресным выходом микропроцессора , вход блока регистров соединен с выходом блока управл ющейпам ти , введены блок управлени адресацией, блок асинхронного приема-передачи , блок начальной устаноки , блок блокнотной пам ти, блок . пуска, счетчик адреса, счетчик команд и адресный мультиплексор, причем первый выход блока управлени The goal is achieved by the fact that in a microprocessor containing an arithmetic logic unit, a status register, a synchronization unit, a control memory unit 5, a register unit, a decoder, microinstructions, an address register, the first control input-output of the arithmetic logic unit is connected to control input. The output of the state register, whose information input is connected to the information input of the arithmetic unit, the second control input / output of which is connected to the first control input / output of the control pa mt, the output of which is connected to the input of the arithmetic logic unit, the third control. This input-output of which is connected to the first input-output of the synchronization unit, the second input-output of which is connected to the second control input-output of the j-control memory unit, the first information input-output of which is the input-output of the microprocessor, the output of an api-metico block is connected to the first information input of the control memory block, the second information input / output of which is connected to the information input / output of the state register, the second input of the synchronization block is connected to the by the output of the microinstructor decoder, the input of which is connected to the output of the control memory block, the input / output of the register block is connected to the information input / output of the arithmetic logic unit, the first and second outputs of the register block are connected to the input of the address register, the output of which is the first address output of the microprocessor, the input of the register block is connected to the output of the control block, the address control block, asynchronous reception and reception block, initial setup block, notepad memory block, block are entered. start, address counter, command counter and address multiplexer, the first output of the control unit
5454
адресацией соединен с управл ющим входом блока блокнотной пам ти, адресный вход которого соединен с выходом регистра адреса, управл ющий вход которого соединен со вторым выходом блока управлени адресацией, третий выход которого соединен с управл ющим входом счетчика адреса, информационный вход которого соединен со вторым выходом блока регистров , четвертый выход блока управлени адресацией вл етс управл ющим выходом микропроцессора, а п тый выход блока управлени адресацией соединен с первым входом-выходом блока синхронизации, третий вход-выход которого соединен с входом-выходом блока асинхронного приема-передачи , выход которого соединен с п тым выходом блока управлени адресацией , первый вход которого соединен с выходом блока синхронизации,addressing is connected to the control input of the block of notebook memory, the address input of which is connected to the output of the address register, the control input of which is connected to the second output of the addressing control block, the third output of which is connected to the control input of the address counter, the information input of which is connected to the second output the register unit, the fourth output of the addressing control unit is the control output of the microprocessor, and the fifth output of the addressing control unit is connected to the first input / output of the synchronization unit, the third input-output of which is connected to the input-output of the asynchronous reception-transmission unit, the output of which is connected to the fifth output of the addressing control unit, the first input of which is connected to the output of the synchronization unit,
первый вход которого соединен с,первым выходом блока пуска, второй выход которого соединен со входом блока начальной установки, выход которого соединен с установочными входами блока управл ющей пам ти, арифметико-логического блока, блока синхронизации и блока управлени адресацией , второй вход которого соединен с выходом дешифратора микрокоманд, вход-выход блока блокнотной пам ти соединен со входом-выходом блока регистров , выход счетчика адреса соединен с первым входом адресного мультиплексора, выход которого вл етс вторым адресным выходом микропроцессора , информационный вход счетчика адреса соединен со вторым выходом блока регистров, управл ющий вход счетчика команд соединен с третьим выходом блока управлени адресацией , выход счетчика команд соединен со входом адресного мультиплексора .the first input of which is connected to the first output of the start-up unit, the second output of which is connected to the input of the initial installation block, the output of which is connected to the installation inputs of the control memory block, the arithmetic logic unit, the synchronization block and the address control block, the second input of which is connected to the microinstructor decoder output, the notepad memory block input / output is connected to the register block input / output, the address counter output is connected to the first input of the address multiplexer, the output of which is the second address waist microprocessor output, an information input address counter coupled to the second output register unit, the control program counter input connected to the third output of the control unit addressable program counter output is connected to the input of the address multiplexer.
При этом блок управлени адреса- . цией содержит первый, второй, третий и четвертый запоминающие элементы, первый, второй, третий, четвертый, п тый, шестой, седьмой, восьмой и дев тый элементы И, причем первые входы первого, второго и третьего запоминающих элементов соединены соответственно с первым, вторым и третьим входами блока, вторые входы первого, второго и третьего запоминаю ,дих элементов соединены со входом 5 (начальной установки блока, первый выход первого запоминающего элемент соединен соответственно с первыми в дами первого и второго элементов И, второй вход первого элемента И соединен с первыми входами третьего и четвертого элементов И и с четверты входом блока, второй выход первого поминающего элемента соединен со вторым входом третьего запоминающег элемента, первый выход второго запо минающего элемента соединен со вторым входом четвертого элемента И, выход которого соединен с управл ющ входом счетчика команд, второй выхо второго запоминающего элемента соед нен с третьим входом третьего элеме та И, выход которого соединен с выходом синхронизации и первым управл ющим выходом блока, выход первого элемента И соединен со вторым управл ющим выходом блока, второй в второго элемента И соединен с первым входом п того элемента И и с п тым входом блока, второй вход п того элемента И соединен с первым выходом второго запоминающего элемента, выход второго элемента И соединен с первым счетным выходом блока, выход п того элемента И соединен со вторым- счетным выходом блока, счетные входы первого, второго и третье запоминающих элементов соединены соответственно с первым, вторым и третьим счетными входами блока, пер вый вход шестого элемента И соединен со счетным входом третьего запоминающего элемента, выход которого соединен со вторым входом шестого элемента И, выход которого соединен со счетным входом четвертого запоминающего элемента, первый вход сед мого элемента И соединен с выходом третьего запоминающего элемента и первым входом восьмого элемента И, второй вход седьмого элемента И соединен с шестым входом блока и со вторым входом восьмого элемента И, выход седьмого элемента И соединен с первым и вторым адресными выходами блока, выход восьмого элемента И соединен с третьим адресным выходом блока, первый вход дев того элемента И соединен с адресным вхо дом блока, а второй вход - с седьмым входом блока, выход дев того элемента И соединен с первым входом четвертого запоминающего элемента, второй вход которого соединен со is вторым входом третьего запоминающего элемента, первый и второй выходы четвертого запоминающего элемента соединены соответственно с третьими входами восьмого и седьмого элементов И. Блок асинхронного приема-передачи содержит первый и второй запоминающие элементы, первый, второй, третий, четвертый, п тый и шестой элементы И, первый,, второй, третий, четвертый и п тый элементы задержки, первый, второй и третий магистральные переключающие элементы, элемент НЕ и элемент ИЛИ, причем вход первого элемента задержки соединен с первым входом блока, а выход - с первым входом первого элемента И, второй вход которого соединен со входом первого элемента задержки, выход первого элемента И соединен со входом второго элемента задержки и с первым входом первого магистрального переключающего элемента, второй вход которого соединен с выходом второго .элемента задержки и первым выходом блока,выход первого магистрального .переключающего элемента соединен со вто-. рым выходом блока, вход третьего элемента задержки соединен с первым входом второго элемента И и с входом выборки блока, а выход - с первым входом третьего элемента И, второй вход которого соединен со вторым входом блока и с первым входом четвертого элемента И, выход третьего элемента И соединен со входом четвертого элемента задержки, выход которого соединен со входом элемента НЕ, выход которого соединен с первым входом п того элемента И, второй вход которого соединен с выходом третьего элемента И, выход п того элемента И соединен с первым входом первого запоминающего элемента , второй вход которого соединен с третьим выходом блока, второй вход четвертого элемента И соединен с третьим входом блока, первый вход шестого элемента И соединен со вторым выходом блока, вторые входы второго , четвертого и шестого элементов И соединены соответственно с четвертым , третьим и п тым входами блока, выход второго элемента И соединен со счетным входом второго запоминающего элемента, первый вход которого соединен с выходом шестого элемента И, второй вход второго запоминающего элемента соединен с первым входом шестого элемента И, а выход - с первым входом элемента ИЛИ и со входом п того элемента задержки, выход которого соединен со вторым входом элемента ИЛИ, выход которого соедине с первым входом второго магистрального переключающего элемента, второй вход которого соединен с первым входом элемента ИЛИ, а выход - с третьим вьгходом блока и со вторым входом первого запоминающего элемента, выход которого соединен с первым вхо дом третьего магистрального переключающего элемента, второй вход кото .рого соединен с выходом четвертого элемента И, выход третьего магист рального переключающего элемента сое динен с первым входом шестого элемента И. На фиг. 1 представлена блок-схема микропроцессора; на фиг. 2 - блок управлени адресацией дл 8-битного микропроцессора; на фиг. 3 блок асинхронного приема-передачи дл 8-битного микропроцессора; на фиг. k - блок синхронизации; на фиг. 5 и 6 - временные диаграммы выполнени команды. .Устройство содержит арифметикологический блок 1, соединенный управл ющей шиной 2 с регистром 3 состо ни , управл ющей шиной 4с. блоком 5 синхронизации, блоком 6 управлени адресацией и блоком 7 |асинхронного приема-передачи, управл ющей шиной 8 и блоком 9 управл ющей пам ти, управл ющей шиной 10 с блоком 11 начальной установки, с блоком 5 синхронизации, с блоком управл ющей пам ти, с блоком 6 управлени адресацией, микрокомандной магистралью 12 с блоком 9 управл ющей пам ти, с регистром 3 состо ни с накопительным регистром 13, с блоком 14 регистров (регистром обще го пользовани ) , со счетчиком 15 команд, с дешифратором 1б микрокоманд , а магистралью 17 данных - с накопительным регистром 13 и регистром 14 общего пользовани , счетчиком 15 команд, со счетчиком 18 с блоком 19 блокнотной пам ти, с блоком 9 управл ющей пам ти, регист 3 состо ни , соединенный магистраль 20 с блоком 9 управл ющей пам ти, блок 5 синхронизации, соединенный по входу 21 с блоком 9 управл ющей пам ти, по входу 22 - с блоком 23 58 пучка, по входу 24 - с блоком 7 асинхронного приема-передачи, по выходу 25 - с блоком 6 управлени адресацией,накопительный регистр 13 и регистры 14 общего пользовани , счетчик 15 команд, св занные внутренней адресной магистралью 26 со счетчиком 27 адреса, со счетчиком 28 команд и регистром 29 адреса, регистр 29 адреса, соединенный по выходу 30 с управл емым объектом 31 и блоком 19 блокнотной п м ти, счетчик 29 команд, соединенный по выходу 32 с адресным мультиплексором 33, счетчик 27 адреса, соединенный по выходу 34 с адресным мультиплексором 33, блок 6 управлени адресацией, соединенный по выходу 35 с блоком 19 блокнотной пам ти , по выходу 36 - со счетчиками адреса 27 и команд 28, по выходу 37 - с регистром 29 адреса, по выходу ЗВ - с управл емым объектом 31, блок 19 блокнотной пам ти, блок 9 управл ющей пам ти, блок 11 . начальной установки, соединенный по входу 39 с блоком 23 пуска, дешифратор 16 микрокоманд, соединенный по выходу 40 с блоком 5 синхронизации , по выходу 41 - с блоком 6 управлени адресацией, адресный мультиплексор 33, соединенный по выходу 42 с управл емым объектом 31. : Блок 6 управлени адресацией содержит четыре запоминающих элемента и дев ть элементов И, приЧем первый запоминающий элемент 43 по первому соединен с первым выходом 44 дешифратора 16 микрокоманд , по второму входу - со вторыми входами второго 45, .третьего 46 и четвертого 47 запоминающих элементов и с блоком 11 начальной установки, а по первому выходу 48 соединен с первыми входами первого 49 и второго 50элементов И, по второму выходу 51- со вторым входом третьего элемента И 52, соединенного по первому входу со BTopBiM входом первого элемента И 49, с первым входом четвертого 53 элемента И с первым выходом 54 арифметико-ло.гического блока 1, по третьему входу 55 - со вторым выходом второго запоминающего элемента 45, а по выходу 56 - со стробирующим входом регистра 29 адреса и первым входом блока 5 синхронизации, выход 57 первого элемента И 49 соединен со стробирующим входом счетчика 27 адреса , второй запоминающий элемент 45 по первому входу соединен со вторым выходом 58 дешифратора 16 микрокоманд , по первому выходу 59 со вторым входом четвертого элемента И. 53, выход 60 которого соединен со стробирующим входом счетчика 28 команд и вторым входом п того элемента И 61 второй вход второго элемента И 50 соединен со вторым выходом 62 арифметико-логического блока 1 и с первым входом п того элемента И 61, выход 63 которого соединен со счет- ным входом счетчика 28 команд, выход 64 второго элемента И 50 соединен со счетным входом счетчика 27 адреса , третий запоминающий элемент 46 по первому входу соединен с третьим выходом б5 дешифратора 16 микрокоманд , по счетному входу 66, с блоком 7 асинхронного приема-передачи, со счетными входами первого 43 и второ го 45 запоминающих элементов и с пер вым входим шестого элемента И б7, выход 68 которого соединен со счетны входом четвертого запоминающего элемента 47, а по выходу б9 со вторым входом шестого элемента И б7 и первыми входами восьмого 70 и седьмо го 71 элементов И, второй вход дев того эг1емента И 72 соединен со вторы выходом 73 блока 5 синхронизации, первый вход - с магистралью 17 данны а выход 74 - с первым входом четвертого запоминающего элемента 47, первый выход 75 которого соединен с третьим входом восьмого элемента И 70, выход 76 которого соединен с управл емым объектом 31, второй выход 77 четвертого запоминающего элемента 47 соединен с третьим входом седьмого элемента И 71, выход 78 которого соединен с блоком 19 блокнотной пам ти и управл емым объектом 31, а второй вход 79 - со вторым вхо дом восьмого элемента И 70 и первым выходом блока 5 синхронизации. Блок асинхронного приема-передачи содержит два запоминающих элемента, шесть элементов И, п ть элементов задержки три магистральных переключающих элемента, один элемент НЕ и один эле мент ИЛИ, причем первый элемент 80 задержки по входу соединен с первым выходом 81 арифметико-логического блока 1 и вторым входом первого элемента И 82, а по выходу 83 - с первы входом первого элемента И 82, выход :84 которого соединен с входом второ|го элемента 85 задержки и первым входом первого магистрального переключающего элемента 86, соединенного по выходу со вторым входом 87 арифметико-логического блока 1, а выход второго элемента 85 задержки соединен со вторым управл ющим входом магистрального переключающего элемента и первым входом 88 блока 5 синхронйзации , третий элемент 89 задержки по входу соединен .с первым входом второго элемента И 90 и с первым выходом 91 блока 5 синхронизации, а по выходу 92 - с первым входом третьего элемента И 93, второй вход которого соединен со вторым выходом 94 блока 5 синхронизации и с первым входом четвертого элемента И 95, а выход 96 соединен со вторым входом п того элемента И 97 и входом четвертого элемента 98 задержки, выход 99 которого соединен со входом элемента НЕ 100, соединенного по выходу 101 с первым входом п того элемента И 97, выход 102 которого соединен с первым входом первого запоминающего элемента 103, соединенного по второму входу с выходом.второго магистрального переключающего элемента 104 и вторым выходом 105 арифметико-логического блока 1, причем выход 106 первого запоминающего элемента 103 соединен с первым входом третьего магистрального переключающего элемента 107, второй управл ющий вход которого соединен с выходом 108 четвертого элемента И 95,а выход магистрального переключающего элемента 107спервым входом шестого элемента И 109, со вторым входом ВТОРОГО запоминающего элемента 110и первым входом 111 арифметико-логического блока 1, а втарые входы четвертого 95 и шестого 109 элементов И соединены с третьим 112 и п тым 113 выходами блока 5 синхронизации, выход 114 шестого элемента И 109 соединен с первым входом йторого запоминающего элемента 110, соединенного счетным входом с выходом 115 второго элемента И 90, выход 116 второго запоминающего элемента 110 соединен с первым входом второго, магистрального переключающего элемента 104, первым входом элемента ИЛИ 117 и с входом п того элемента 118 задержки, выход 119 которого соеинен со вторым входом элемента ИЛИ 117, соединенного по выходу 120 со TODbiM управл ющим входом второго |Магистрального переключающего элемента , второй вход второго элемента И 90 соединен с четвертым выходом 121 блока 5 синхронизации. Блок 5 синхронизации содержит п ть запоминающих элементов, шесть элементов И, три элемента задержки, два элемента ИЛИ и три элемента НЕ, причем первый элемент 122 задержки включен между четвертым выходом 123 блока 7 асинхронного приема-передачи и первым входом первого элемента И 12, соединенного по второму входу с выходом 125 первого запоминаю ,щего элемента 126 и четвертым ьходом блока 7 ac.нxpoннoгo приема-передани по .третьему входу - с выходом 127 второго запоминающего элемента 128, по выходу 129 - со вторым входом пер вого элемента ИЛИ 13Q соединенного по первому входу с выходом 131 второ го элемента И 132, первый вход которого соединен с первым выходом 133 блока 7 асинхронного приема-передачи , а второй вход элемента И 132 с выходом 13 третьего запоминающего элемента 135 и вторым входом блока 7 асинхронного приема-передачи, выход 13 первого элемента ИЛИ 130 соедине с входами второго элемента 137 задержки и первого элемента НЕ 138, соединенного с первым входом третьего элемента И139 выход второго элемента 137 задержки соединен со вторым входом третьего элемента И 139, выход Hi которого соединен с первым входом четвертого запоминаю щего элемента , соединенного по второму входу с вторым выходом блока 7 асинхронного приема - передачи , со вторыми входами первого 126, второго 128 и третьего 135 запо минающих элементов,по первому выходу }kk -с первым входом четвертого элемент И 145 и со вторым входом блока 6 управлени адресацией, по второму выходу - с входом третьего элемента задержки, выход 148 которого соединен со вторым входом четвертого элемента И , соединенного по выходу 149 с первым входом блока, 7 аЬинхронного приема-передачи, причем второй запоминающий элемент 128 по первому входу соединен с выходом 150 п того элемента И 151 соединенного по первому входу с третьим выхо дом 152 блока 7 асинхронного приемапередачи , по второму входу - с пер512 вым выходом 153 арифметико-логического блока 1, по третьему входу - с первым выходом 154 блока 6 управлени адресацией, причем первый 126 и третий 135 запоминающие элементы по первым входам соединены со вторым 155 и первым 15б выходами дешифратора 16 микрокоманд, первый вход шестого элемента И 157 соединен с выходом 158 второго элемента НЕ 159, вход которого соединен со вторым выходом 1бО блока 6 управлени адресацией , второй вход - с выходом 161 третьего элемента НЕ 1б2, вход которого соединен с третьим выходом 163 блока 6 управлени адресацией, третий вход - со вторым выходом 164 п того запоминающего элемента 1б5, четвертый выход 21 - с блоком 9 управл ющей пам ти, п тый вход - со вторым выходом 166 арифметико-логического блока 1, причем п тый запоминающий элемент 1б5 по первому выходу 1б7 соединен с третьим входом блока 7 асинхронного приема-передачи, по первому входу - с выходом 168 второго элемента ИЛИ 16$, первый вход которого соединен с третьим выходом 170 дешифратора 16 микрокоманд, второй вход - с первым выходом 171 блока 23 пуска, по счетному входу п тый запоминающий элемент 1б5 соединен со вторым Выходом 172 блока 23 пуска, по второму входу 10 - с блоком 11 начальной установки, причем выход 173 шестого элемента И 157 соединен с первым входом блока 6 управлени адресацией. Арифметико-логический блок 1 (АБ) предназначен дл выполнени арифметических , логических и сдвиговых операций . Блок состоит из двух комбинационных схем параллельного четырехразр дного арифметическо-логического узла с асинхронным переносом. При выполнении арифметических, логических , сдвиговых операций формируютс .четыре признака, определ ющие состо .ние арифметико-логического блока в данный момент, которые хран тс на реги(;тре состо ни . Регистр состо ни включает в себ триггер расширени (Р), триггер знака (З), триггер переполнени (П), триггер нул (Н). Блок 5 синхронизации организует цикл .выполнени команд. 13 Блок 6 управлени адерсацией формирует 16-разр дный адрес по коротко му 8-разр дному адресу. Блок 7 асинхронного приема-переда чи формирует сигналы, обеспечивающие асинхронный обмен информацией по магистрали . Блок 9 управл ющей пам ти (УП) предназначен дл хранени и выдачи микрокоманд, обеспечивающих управление различными блоками процессора. Блок 11 начальной установки форми рует сигналы, обеспечивающие приведе ние в исходное состо ние БИС и всех триггеров процессора. Накопительный регистр 13 предназначен дл промежуточного хранени операндов. Регистры 14 общего пользовани обеспечивают возможность написани эффективных программ. Счетчик 15 команд предназначен дл автоматического выполнени послeдoвaтeJ .1ьнocти команд. Дешифратор 16 микрокоманд обеспечивает формирование управл ющих сигналов . Счетчик 18 предназначен дл организации программного стека. Блок 19 блокнотной пам ти (БП) хранит промежуточные результаты и пе ременнью параметры процесса. Счетчик 27 адреса предназначен дл хранени старшего байта адреса операнда. Счетчик .28 команд обеспечивает хранение старшего байта адреса коман Регистр 29 адреса предназначен дл хранени младшего байта адреса. Арифметико-логический блок и блок управл ющей пам ти представл ют собо блок обработки адресов и операндов, АБ, получив микрокоманду из УП, выпо н ет арифметические, логические и сдвиговые операции над числами, хран «;имис в его регистрах или поступа щими по магистрали. Команды, включаю щие в себ собственно операции над числами и вычислени адресов операндов и следующей команды, реализуютс как последовательности микрокоманд УП, разворачивающиес на магистрали микрокоманд, при поступлении на вход УП команд. Функциональное распределение регистров блока регистров следующее: Р1 т - регистры общего назначени ; S РЗ - регистр-указатель старшего байта адреса; Pt - регистр-указатель младшего байта адреса; Р5 - регистр-указатель стека; Рб - регистр старшего байта адреса команды; Р7 - регистр-счетчик команд. Одной из основных структурных проблем в 8-битных микропроцессорах вл етс проблема адресации к пам ти , поскольку 8-битным словом непосредственно можно адресоватьс только к 25б чейкам. Дл того, чтобы адресоватьс к большему числу чеек необходимо на регистр адреса передать два байта адреса. 8-битный микропроцессор позвол ет адресоватьс к чейкам пам ти с помощью одного байта, при этом пам ть целесообразно разбить на 3 части: область программ и данных (ОПД); область пам ти блокнотного типа (ОПБ); область регистров периферийных устройств (оп). Кажда из перечисленных областей выбираетс с помощью специальных признаков. Область пам ти блокнотного типа (ОПБ) используетс в качестве стека или как ЗУ, дл хранени промежуточ-. ных результатов и переменных параметров . В качестве ОПБ в устройстве используетс блок 19, содержащий 256 чеек. Дл считывани (или записи) информации из блокнотной пам ти (или в блокнотную пам ть) необходимо задать адрес, а так как блокнотна пам ть состоит из 256 чеек пам ти, то дл адресации достаточно восьми младших разр дов адреса, поэтому младша часть адреса поступает в блок 19. Старша часть адреса поступает в лок.посто нного (ПЗУ) или оперативного (ОЗУ) заполн ющего устройства акже, как и младша часть. ПЗУ или ЗУ образуют область программ и даных и область регистров периферийных стройств. Область регистров периферийных стройств (ОРП) вводитс дл логиеского сопр жени микропроцессора управл емым объектом. Емкость областей ОПБ и ОРП равна 56 чейкам. Таким образом, адресаЦи к област м ОПБ и ОРП производитс 8 битами, причем без изменени старш Масти адреса области ОПД. В1нешн адерсна магистраль включ ет в себ магистраль 30 (младших 8 раз р дов адреса) и магистраль k2 (старших 8 разр дов адреса). Признак пам ти типа ОПД задаетс микропрограммно. Наличие в 13 разр д микрокоманды 1 определ ет область ОПБ или ОРП, а отсутствие его опреде л ет область ОПД. Адрес данных от адреса команд отдел етс микропрограммно. Обраща сь к счетчику 28 команд, определ ют .область программ, а обраща сь к реги стру адреса 29 - область данных. , По сигналу 73 - Команда выдана, сформированному в блоке синхронизации 5, и при наличии на магистрали данных 17 команды обращени к ОРП элемент И 72 формирует сигнал 7, ус танавливающий запоминающий элемент 47 в 1. При выполнении команды блок 9 управл ющей пам ти генерирует последовательность микрокоманд, кото ра поступает на дешифратор 16 микро команд в случае обращений или К ОПБ, или к ОРП, формирует сигнал б5 уста навливающий запоминающий элемент k6 в 1.При выполнении команды блок 5 синхронизации формирует сигнал обращени к пам ти 79 и в зависимости от состо ни двух запоминающих элементо 6 и 7 производитс выбор или ОПБ с помощью элемента И 71, или ОРП с помощью элемента И 70 по младшему байту адреса. После выполнени коман ды из блока 7 асинхронного приемапередачи поступает сигнал 66 - Информаци прин та, по которому запоминающие элементы и 7 устанавливаютс в О. Благодар тому, что обмен данными производитс массивом и программа выполн етс последовательно, в качестве узла, определ ющего адрес следующей чейки, выбираетс счетчик Если хранить старшую часть адреса области данных и области программ на счетчиках адреса 27 и команд 28, топри выборке чейки пам ти достаточно будет передавать только младший байт адреса, микропрограммно определив обращение или к счетчику адреса, или к счетчику команд. Введение дополнительного блока управлени адресаций не означает полного исключени адресации к пам ти по 16-разр дному абсолютному адресу. Более того, адресаци в поле пам ти объемом чеек без наличи на адресном регистре. 16-разр дного адреса принципиально невозможна . В отличие от известного в предлагаемом устройстве вместе с обычной полноразр дной адресацией, при которой требуетс передача 2-х Байтов адреса, введена адресаци по короткому 8-разр дному адресу к подобласти пам ти. При выполнении программы команды выбираютс из пам ти , как правило, последовательно команда за. командой. Дл перехода на программы имеютс специальные команды . В электронно-вычислительных машинах (ЭВМ), построенных на элементной базе малой и средней интеграции счетчик команд наращиваетс на 1 при выполнении каждой команды и непосредственно адресует следующую команду. Иное дело в ЭВМ на микропроцессорной элементной базе. Здесь счетчик команд строитс на регистрах большой интегральной схемы (БИС) микропроцессора. При выполнении каждой команды он также наращиваетс на 1, но уже не может непосредственно адресовать команду, поскольку дополнительно требуетс передать сформированныйадрес по адресной магистрали в большие интегральные схемы пам ти. Примерно то же происходит и при обращении к последовательному массиву операндов в содержательных командах, где необходима передача адреса операнда. Из-за ограниченности контактов БИС микропроцессора адресна магистраль выполн етс 8-разр дной. Введение короткой адресации позвол ет передать старший байт адреса только один раз дл выбора подобласти пам ти, а затем передавать при работе в подобласти только младший байт. Причем, поскольку старшие 8 разр дов схемы адресации выполнены как счетчик, а микропроцессор анализирует переполнение младших разр дов, объем выбранной подобласти может быть равным . Врем передачи каждого байта адреса соизмеримо со временем выполнени операции в микропроцессоре, поэтому .исключение необходимости передачи старшего байта приводит к уменьшению времени выполнени команд , т.е. повышению быстродействи . Обычно программы и операнды размещаютс в различных област х пам ти Дл микропроцессора, примен емого как элемент управлени , по вл ютс и внешние регистры, вводимые как область пам ти. При этом эффективность адресации еще более снижаетс если эти оЬласти не разделены физическими признаками, что и происходит в известном устройстве, поскольку необходимо передавать 2 байта адреса как дл операнда в пам ти, дл операнда во внешнем регистре, так и дл выборки следующей- команды. Использование короткой адресации совместно с физическим разделением пам ти на область программ, блокнотную пам ть и область внешних регистров , еще более повышает эффективность структуры, так как позвол ет обратитьс ко всем трем област м с передачей только одного байта дл каждой обла ти. Прежде чем начать работу, необходимо привести в исходное состо ние БИС АБ и УП и запоминающие элементы микропроцессора. Дл этого в блоке 23 пуска необходимо нажать кнопку Сброс. БИСы АБ и УП устанавливаютс в исходное состо ние при подаче положительного импульса на выходе 10 блока 11 начальной установки, длительность которого должна быть больше или равна 2,1 мкс. При этом в УП 9 формируетс микро команда Исходное состо ние, по которой сигнал Конец команды устанавливаетс в 1 состо ние, а в регистр следующего адреса заноситс адрес начала команды, таким образом БИС готов к приему команды. По сигналу Пуск 22 с пульта оператора 23 команда Начальный пуск принимаетс на регистр команд УП 9 формирует последовательность микрокоманд, по которым выполн ютс следующие действи . Устанавливаетс в 1 состо ние указатель стека Р5; устанавливаетс в О состо ние старший байт адреса Рб; устанавливаетс в О состо ние счетчик команд Р7; содержимое регистра Рб передаетс в адресную магистраль; содержимое регистра Р7 пер даетс в адресную магистраль. В момент выдачи старшего байта адреса команды (содержимое Рб) де1518 шифратор 16 микрокоманд формирует сигнал 58, устанавливающий в 1 запоминающий элемент S, а АБ 1 формирует сигнал 5 Адрес выдан, по которому возбуждаетс элемент И 53 и старший байт адреса команды, поступающий по внутренней адресной магистрали 26, принимаетс на счетчик команд 28, после приема старшего байта адреса формируетс ответный сигнал Адрес прин т 66 из блока 7 асинхронного приема-передачи . и запоминающий элемент устанавливаетс в О, а АУ 1, получив ответный сигнал Адрес прин т, формирует сигнал Исполнено 8 дл УП 9. Передача старшего байта адреса команды в счетчик команд осуществл етс только один раз при.начальной установке. Затем изменение 8 младших разр дов счетчика команд выполн етс микропрограммно, а 8 старших разр дов аппаратно. Если в момент изменени состо ни счётчика команд в АУ 1 возникает импульс Переполнени б2, свидетельствующий о переходе в следующую страницу пам ти, который поступает на логический элемент И 61, то к счетНИКУ 28 команд добавл етс 1, обеспечива переход к следующей странице . Передача старшего байта адреса команды осуществл етс и при выполнении команды межстраничного условного перехода. После передачи старшего байта адреса команды УП переходит к формированию следующей микрокоманды Передача младшего байта адреса. Если при передаче адреса ни один из запоминающих элементов 3 и АЗ не установлен в 1, то возбуждаетс логический элемент И 52 и младший байт адреса принимаетс на регистр 29 адреса. При передаче младшего байта адре са блок 6 управлени адресацией формирует сигнал Признак младшего байта 15 (56) АУ 1 - сигнал Выдан адрес 153, а блок 7 асинхронного приема-передачи - сигнал Выдан адрес , задержанный 152 (88). По этим сигналам в блоке 5 управени . возбуждаетс логический элемент 151 и устанавливает запоминающий лемент 128 в 1. Дешифратор 16 икрокоманд устанавливает запоминаю4|ий элемент 136 в 1, определ режим чтени . После приема младшего байта адреса блок асинхронного приема-передачи формирует сигнал Адрес прин т 123 по которому в блоке синхронизации возбуждаетс логический элемент И 12, устанавлива по цепи элемент ИЛИ 130, элемент НЕ 138, элемент 137 задержки, И 139 в 1, запоминаю щий элемент , формирующий по цепи элемент задержки , элемент И U5 сигнал Выборка. В блоке 7 асинхронного приема-пер дачи через 00 не относительно сигна ла Выборка по цепи элемент 89 задержки , элемент И 93, элемент НЕ 100, элемент 98 задержки, элемент И 97 устанавливаетс в 1 запоминающий элемент 103, формирующий сиг нал Информаци выдана 111, по которому считанна из пам ти команда принимаетс на регистр команд УП 9. По приему команды УП 9 формирует ответный сигнал Информаци прин та Пример 1. Рассмотрим алгоритм выполнени записи в блокнотную пам ть или эо внешние регисты. На фиг. 5 и б изображены -временные диаграммы выполнени команды. Команда Запись в блокнотную пам ть внешние регистры двух байтова . В первом байте хранитс команда, во втором - адрес чейки блокнотной пам ти или внешнего регистра . У известного устройства команда подобного типа байтова , так как адрес чейки или внешнего регистра задаетс 16 разр дами. Выполнение команды делитс на 3 этапа: формирование адреса чейки операнда; запись содержимого регистра в блокнотную пам ть; формирова ние адреса следующей команды. При обращении к области блокнотн го типа или к области регистров периферийных устройств в коде команды задаетс признак области. В коде команды задаетс признак области внешних регистров, поэтому при обращении к блокнотной пам ти запоминающий элемент 7 остаетс в СОСТОЯНИИ Команда состоит из четырех микро команд, по которым выполн ютс след ющие действи . 520 Содержимое счетчика команды увеличиваетс на 1 и выдаетс в адресную магистраль. Содержимое следующей за командой чейки принимаетс по магистрали данных в АУ 1 на накопительный регистр, затем передаетс в адресную магистраль. Содержимое регистра передаетс в магистраль данных и формируетс признак обращени к области блокнотной пам ти или внешнего регистра. Содержимое счетчика команд увеличиваетс на 1 и передаетс .в адресную магистраль. В результате выполнени 1-ой микрокоманды содержимое счетчика 15 команд в АУ 1 увеличиваетс на 1 и передаетс .в адресную магистраль 26 с сигналом квитировани Выдан адрес (ВА). По сигналу ВА (5) блок 6 управлени адресацией обеспечивает прием младшего байта (схема логического элемента И 52) адреса на регистр адреса, обеспечив прием адреса, блок 7 асинхронного приема-передачи формирует сигнал Прин т адрес (ПА) элемент 87 задержки по цепи элемент 80, элемент И 82, элемент задержки 85, магистральный переключающий элемент 86. После выполнени акта обмена по адресной ,магистрали, АУ выдает сигнал Исполнено 8, по которому выбираетс из УП9 следующа микрокоманда. По сигналу ПА блок синхронизации обеспечивает формирование сигнала Выборка пам ти Й9 по цепи элемент И 151, запоминающий элемент 128, элемент 122 задержки, элемент И 12, элемент ИЛИ 130, элемент НЕ 138, элемент 137 задержки, элемент И 139, запоминающий элемент Й2, элемент задержки, элемент И U5 дл считывани операнда, а блок асинхронного приема-передачи по цепи элемент 89 задержки, элемент И 93, элемент И 95, элемент 98 задержки, элемент НЕ 100, элемент И 97, запоминающий элемент 103, магистральный переключающий элемент 107 формирование сигнала Выданы данные 111. По второй микрокоманде АУ 1 принимает операнд по магистрали 17 анных, формиру сигнал Прин ты даные , и лерадает его в адресную магистраль 2б с сигналом квитировани А 81, прием адреса выполн ет аналогично вышеописанному.In this case, the address-control unit. It contains the first, second, third and fourth storage elements, the first, second, third, fourth, fifth, sixth, seventh, eighth and ninth elements of AND, the first inputs of the first, second and third storage elements being connected respectively to the first, second and the third inputs of the block, the second inputs of the first, second and third memory, the two elements are connected to the input 5 (the initial installation of the block, the first output of the first storage element is connected respectively to the first inputs of the first and second elements And, the second input is first The I element is connected to the first inputs of the third and fourth I elements and to the fourth block input, the second output of the first remembering element is connected to the second input of the third storage element, the first output of the second memory element is connected to the second input of the fourth And element, the output of which is connected to The input of the command counter, the second output of the second storage element is connected to the third input of the third element I, the output of which is connected to the synchronization output and the first control output of the block, the output of And is connected to the second control output of the block, second to the second element And is connected to the first input of the fifth element And to the fifth input of the block, the second input of the fifth element And is connected to the first output of the second storage element, the output of the second element And is connected the first counting output of the block, the output of the fifth element I is connected to the second counting output of the block, the counting inputs of the first, second and third memory elements are connected respectively to the first, second and third counting inputs of the block, the first input of the sixth element nA And connected to the counting input of the third storage element, the output of which is connected to the second input of the sixth element And, the output of which is connected to the counting input of the fourth storage element, the first input of the seventh element And connected to the output of the third storage element and the first input of the eighth element And, the second the input of the seventh element And connected to the sixth input of the block and with the second input of the eighth element And, the output of the seventh element And connected to the first and second address outputs of the block, the output of the eighth element And the connection with the third address output of the block, the first input of the ninth element I is connected to the address input of the block, and the second input - with the seventh input of the block, the output of the ninth element I connected to the first input of the fourth storage element, the second input of which is connected to is the second input of the third storage element, the first and second outputs of the fourth storage element are connected respectively to the third inputs of the eighth and seventh elements I. The asynchronous reception-transmission block contains the first and second storage elements, the first, second, third, fourth, fifth and sixth elements AND, the first, second, third, fourth and fifth delay elements, the first, second and third main switching elements, the element is NOT and the OR element, and the input of the first delay element is connected to the first input of the block, and the output is connected to the first input of the first element AND, the second input of which is connected to the input of the first delay element, the output of the first element AND is connected to the input of the second delay element and and a first input of the first main switching element, a second input coupled to an output of the second. the delay element and the first output of the block, the output of the first main. switching element connected to the second. eye block output, the input of the third delay element connected to the first input of the second element And the input sample block, and the output with the first input of the third element And the second input of which is connected to the second input of the block and the first input of the fourth element And the output of the third element And connected to the input of the fourth delay element, the output of which is connected to the input of the element NO, the output of which is connected to the first input of the fifth element And, the second input of which is connected to the output of the third element And, the output of the fifth element And connected to the first the input of the first storage element, the second input of which is connected to the third output of the block, the second input of the fourth element I is connected to the third input of the block, the first input of the sixth element I is connected to the second output of the block, the second inputs of the second, fourth and sixth elements And are connected respectively to the fourth, the third and fifth inputs of the block, the output of the second element And is connected to the counting input of the second storage element, the first input of which is connected to the output of the sixth element And, the second input of the second storage element with one with the first input of the sixth AND element, and the output with the first input of the OR element and with the input of the fifth delay element, the output of which is connected to the second input of the OR element, the output of which is connected to the first input of the second main switching element, the second input of which is connected to the first the input of the OR element, and the output - with the third input of the unit and with the second input of the first storage element, the output of which is connected to the first input of the third main switching element, the second input of which. pogo connected to the output of the fourth element And, the output of the third main switching element is connected to the first input of the sixth element I. FIG. 1 shows a block diagram of a microprocessor; in fig. 2 is an address control block for an 8-bit microprocessor; in fig. 3 asynchronous reception / reception unit for an 8-bit microprocessor; in fig. k - block synchronization; in fig. 5 and 6 are time diagrams of command execution. . The device contains an arithmetic unit 1 connected by a control bus 2 to a state register 3 controlling the bus 4c. by the synchronization unit 5, the addressing control unit 6 and the asynchronous reception-transmission unit 7 |, the control bus 8 and the control memory unit 9, the control bus 10 with the initial setting unit 11, the synchronization unit 5, and the control memory unit , with address control block 6, micro-command trunk 12 with control memory block 9, with register 3 states with accumulator register 13, with block 14 registers (public register), with counter 15 commands, with decoder 1b micro-commands, and Highway 17 data - with cumulative a register 13 and a general register 14, a command counter 15, a counter 18 with a block 19 of the notebook memory, a block 9 of the control memory, a register of 3 states, a connected trunk 20 with a block 9 of the control memory, the block 5 of synchronization, connected to input 21 with control control unit 9, input 22 to unit 23 58 bundles, input 24 to unit 7 asynchronous reception and transmission, output 25 to unit 6 address control, cumulative register 13 and registers 14 public address, counter 15 commands, connected by internal address highway 26 with counter 27 address, with a command counter 28 and address register 29, address register 29 connected at output 30 to a controllable object 31 and a notebook 19 block, command counter 29 connected at output 32 to an address multiplexer 33, address counter 27 connected to output 34 with address multiplexer 33, block 6 addressing control, connected to output 35 with block 19 of notebook memory, output 36 with address counters 27 and commands 28, output 37 with address register 29, output 3. - with a controllable object 31, a block 19 of notepad memory, a block 9 of a control memory block 11. initial setup, connected to input 39 with a start-up unit 23, decoder 16 micro-instructions, connected to output 40 with a synchronization unit 5, to output 41 - to an addressing control unit 6, address multiplexer 33, connected to output 42 with a controllable object 31. : The addressing control unit 6 contains four storage elements and nine elements AND, moreover, the first storage element 43 is first connected to the first output 44 of the decoder 16 micro-instructions, through the second input to the second inputs of the second 45,. the third 46 and fourth 47 storage elements and with the unit 11 of the initial installation, and the first output 48 is connected to the first inputs of the first 49 and second 50 elements And, on the second output 51, to the second input of the third element And 52, connected by the first input to the BTopBiM input the first element And 49, with the first input of the fourth 53 element And with the first exit 54 arithmetic-lo. unit 1, the third input 55 with the second output of the second storage element 45, and the output 56 with the gate input of the address register 29 and the first input of the synchronization unit 5, the output 57 of the first element And 49 is connected to the gate input of the address counter 27, the second the storage element 45 on the first input is connected to the second output 58 of the decoder 16 micro-instructions, on the first output 59 to the second input of the fourth element I. 53, the output 60 of which is connected to the gate input of the command counter 28 and the second input of the fifth element And 61 the second input of the second element And 50 is connected to the second output 62 of the arithmetic logic unit 1 and to the first input of the fifth element And 61, the output 63 of which is connected with a counting input of the command counter 28, the output 64 of the second element I 50 is connected to the counting input of the address counter 27, the third storage element 46 is connected to the third output b5 of the decoder 16 micro-commands on the first input, through the counting input 66, to the block 7 of the asynchronous reception transmissions, with with In the first 43 and second 45 storage elements we enter the sixth element I b7 with the first, the output 68 of which is connected to the counters of the fourth storage element 47, and the output b9 with the second input of the sixth element I b7 and the first inputs of the eighth 70 and seventh 71 elements And, the second input of the ninth Element And 72 is connected to the second by the output 73 of the synchronization unit 5, the first input to the main line 17 is given and the output 74 to the first input of the fourth storage element 47, the first output 75 of which is connected to the third input of the eighth element And 7 0, the output 76 of which is connected to the controllable object 31, the second output 77 of the fourth storage element 47 is connected to the third input of the seventh element 71, the output 78 of which is connected to the block 19 of the notebook memory and the controllable object 31, and the second input 79 - to the second input of the eighth element And 70 and the first output of the synchronization unit 5. The asynchronous reception-transmission unit contains two storage elements, six AND elements, five delay elements, three main switching elements, one NOT element and one OR element, with the first input delay element 80 connected to the first output 81 of the arithmetic logic unit 1 and the second input of the first element And 82, and the output 83 - with the first input of the first element And 82, the output: 84 of which is connected to the input of the second delay element 85 and the first input of the first main switching element 86 connected to the output of the second The input 87 of the arithmetic logic unit 1, and the output of the second delay element 85 are connected to the second control input of the trunk switching element and the first input 88 of the synchronization unit 5, the third input delay element 89 is connected. with the first input of the second element And 90 and with the first output 91 of the synchronization unit 5, and at the output 92 - with the first input of the third element And 93, the second input of which is connected to the second output 94 of the synchronization unit 5 and with the first input of the fourth element And 95, and the output 96 is connected to the second input of the fifth element AND 97 and the input of the fourth delay element 98, the output 99 of which is connected to the input of the element NOT 100 connected at the output 101 to the first input of the fifth element And 97, the output 102 of which is connected to the first input of the first memory element 103 connected of the second input with the output. The second main switching element 104 and the second output 105 of the arithmetic logic unit 1, the output 106 of the first storage element 103 connected to the first input of the third main switching element 107, the second control input of which is connected to the output 108 of the fourth element And 95, and the output of the main switching element 107 is the first input of the sixth element AND 109, with the second input of the SECOND storage element 110 and the first input 111 of the arithmetic logic unit 1, and the second inputs of the fourth 95 and sixth 109 elements And I connected to the third 112 and fifth 113 outputs of the synchronization unit 5, the output 114 of the sixth element And 109 is connected to the first input of the second storage element 110 connected by a counting input to the output 115 of the second element And 90, the output 116 of the second storage element 110 is connected to the first the input of the second, main switching element 104, the first input of the OR 117 element and with the input of the fifth delay element 118, the output 119 of which is connected to the second input of the OR 117 element connected at the output 120 to the TODbiM control input of the second | about the switching element, the second input of the second element And 90 is connected to the fourth output 121 of the synchronization unit 5. The synchronization unit 5 contains five memory elements, six AND elements, three delay elements, two OR elements and three NOT elements, with the first delay element 122 connected between the fourth output 123 of the asynchronous reception-transmission block 7 and the first input of the first And 12 element connected on the second input with the output 125 of the first memory, the secondary element 126 and the fourth input of the block 7 ac. supervisory reception on. the third input - with the output 127 of the second storage element 128, at the output 129 - with the second input of the first element OR 13Q connected at the first input to the output 131 of the second element I 132, the first input of which is connected to the first output 133 of the asynchronous reception-transmission unit 7 and the second input element AND 132 with the output 13 of the third storage element 135 and the second input of the asynchronous reception and reception unit 7, the output 13 of the first element OR 130 is connected to the inputs of the second delay element 137 and the first element HE 138 connected to the first input of the third element nta I139 the output of the second delay element 137 is connected to the second input of the third element I 139, the output Hi of which is connected to the first input of the fourth storage element connected via the second input to the second output of the asynchronous transmission and reception block 7, to the second inputs of the first 126, second to 128 and the third 135 memory elements, on the first output} kk - with the first input of the fourth element AND 145 and with the second input of the addressing control unit 6, on the second output - with the input of the third delay element, the output 148 of which is connected to the second input m of the fourth element And connected on the output 149 to the first input of the block, 7 avinhronnogo reception-transmission, and the second storage element 128 on the first input is connected to the output 150 of the fifth element And 151 connected on the first input to the third output 152 of the block 7 asynchronous transmitting on the second input - to the first output 153 of the arithmetic logic unit 1, on the third input - to the first output 154 of the addressing control unit 6, the first 126 and third 135 storage elements are connected to the second 155 and first 15b outputs on the first inputs the encoder 16 microinstructions, the first input of the sixth element I 157 is connected to the output 158 of the second element NOT 159, the input of which is connected to the second output 1bO of the address control block 6, the second input to the output 161 of the third element NO 1b2, the input of which is connected to the third output 163 of the block 6 addressing control, the third input with the second output 164 of the fifth storage element 1b5, the fourth output 21 with the control memory unit 9, the fifth input with the second output 166 of the arithmetic logic unit 1, and the fifth storage element 1b5 along first exit 1b7 connected to the third input of the asynchronous reception-transmission unit 7, through the first input to the output 168 of the second element OR 16 $, the first input of which is connected to the third output 170 of the decoder 16 micro-instructions, the second input to the first output 171 of the starting unit 23, through the counting input the fifth storage element 1b5 is connected to the second Output 172 of the starting unit 23, through the second input 10 to the initial setting unit 11, and the output 173 of the sixth And 157 element is connected to the first input of the address control unit 6. Arithmetic logic unit 1 (AB) is designed to perform arithmetic, logical and shift operations. The block consists of two combinational circuits of a parallel four-bit arithmetic-logical node with asynchronous transfer. When performing arithmetic, logical, shift operations are formed. four signs defining condition. the arithmetic logic unit at the moment, which is stored in the register (; three states). The status register includes an expansion trigger (P), a character trigger (G), an overflow trigger (R), a zero trigger (H). Block 5 synchronization organizes the cycle. command execution. 13 The admission control unit 6 generates a 16-bit address at a short 8-bit address. Block 7 asynchronous reception-transmission forms the signals that provide asynchronous information exchange on the highway. The control memory unit (UE) 9 is intended for storing and issuing micro-instructions that control various processor units. The initial installation unit 11 generates signals that bring the initial state of the LSI and all processor triggers to their initial state. Accumulation register 13 is intended for intermediate storage of operands. General use registers 14 provide the ability to write efficient programs. The command counter 15 is designed to automatically execute SequenceJ. 1 teams The decoder of 16 microinstructions provides the formation of control signals. Counter 18 is designed to organize the software stack. Block 19 of the notepad memory (PSU) stores intermediate results and a variable process parameters. The address counter 27 is for storing the high byte of the address of the operand. Counter 28 commands provide storage of the high byte of the address of the command. Address register 29 is intended to store the low byte of the address. The arithmetic logic unit and the control memory block represent a block of address and operand processing, AB, having received a microinstruction from the UE, performs arithmetic, logic and shift operations on the numbers stored in its registers or incoming through the trunk . Commands that include the actual operations on numbers and the calculation of the addresses of the operands and the next command are implemented as a sequence of microinstructions of the control instructions that unfold on the backbone of the microinstructions when the commands enter the input of the control instruction. The functional allocation of registers of the register block is as follows: P1 t — general purpose registers; S RZ - register-pointer high byte address; Pt - register-pointer low byte address; Р5 - stack register-pointer; RB is the high byte register of the command address; P7 - register counter commands. One of the main structural problems in 8-bit microprocessors is the problem of addressing the memory, since the 8-bit word can directly be addressed to only 25b cells. In order to address a greater number of cells, it is necessary to transfer two bytes of the address to the address register. The 8-bit microprocessor makes it possible to address the memory cells with a single byte, and it is advisable to divide the memory into 3 parts: the program and data area (PDD); Notebook type memory area (OPB); register area peripheral devices (op). Each of the listed areas is selected using special features. Notebook type memory area (OPB) is used as a stack or as a storage device for intermediate storage. results and variable parameters. As the OPB, the device uses a block 19 containing 256 cells. To read (or write) information from a notepad memory (or in a notepad memory), you must specify an address, and since the notepad memory consists of 256 memory cells, eight lower-order address bits are enough to address, so the younger part of the address comes in in block 19. The older part of the address goes to the lock. constant (ROM) or operative (RAM) filling device also, as the younger part. ROM or memory form the area of programs and data and the area of the registers of peripheral devices. The peripheral device register (PFU) area is entered for the logical interface of the microprocessor to the controlled object. The capacity of the OPB and PFU areas is 56 cells. Thus, addresses to the OPB and ODP areas are produced by 8 bits, and without changing the high order of the address of the OPD area. The external addersnaya trunk includes a trunk 30 (the lower 8 times the address series) and a trunk k2 (the higher 8 bits of the address). The symptom of the type of memory is set by firmware. The presence of bit 13 of the micro-command 1 determines the area of the OPB or the ORP, and the lack of it determines the area of the OPD. The address of the data from the address of the commands is separated by firmware. Referring to the counter, 28 commands are determined. the program area, and address 29, the data area. By signal 73 - The command issued, formed in the synchronization unit 5, and if there is a command on the data line 17 for accessing the ODP unit, And 72 generates a signal 7, which assigns the storage element 47 to 1. When the command is executed, the control memory block 9 generates a sequence of microcommands that is sent to the decoder 16 micro commands in the case of calls to OPB or to the ODP, generates a signal b5 that sets the memory element k6 into 1. When the command is executed, the synchronization unit 5 generates a memory access signal 79, and depending on the state of the two storage elements 6 and 7, either an OPB is selected using the And 71 element or the ORP using the And 70 element on the low byte address. After executing the command from block 7 of the asynchronous transmission, a signal 66 is received. The received information on which the storage elements and 7 are set to O. Due to the fact that the data exchange is performed by the array and the program is executed sequentially, the counter is selected as the node determining the address of the next cell. If you store the upper part of the data region address and the program area on the address counters 27 and commands 28, then sampling the memory cell is sufficient will transmit only the low byte of the address, defining the address by firmware, either to the address counter, or to the command counter. The introduction of an additional addressing control block does not mean the complete elimination of memory addressing at the 16-bit absolute address. Moreover, addressing in the memory field is the cell volume without presence on the address register. A 16-bit address is fundamentally impossible. In contrast to the well-known in the proposed device, along with the usual full-bit addressing, which requires the transfer of 2 bytes of the address, the address for the short 8-bit address is entered to the subarea of the memory. When executing the program, the commands are selected from the memory, as a rule, sequentially, the command in favor. team There are special commands for switching to programs. In electronic computers (computers) built on the element base of small and medium integration, the command counter is incremented by 1 when each command is executed and it directly addresses the next command. It is a different matter in a microprocessor based computer. Here, the instruction counter is built on the registers of a large integrated circuit (LSI) microprocessor. When executing each command, it also grows by 1, but can no longer directly address the command, since it is additionally required to transfer the generated address along the address backbone to large integrated memory circuits. Approximately the same thing happens when accessing a sequential array of operands in meaningful commands where the transmission of the address of the operand is necessary. Due to the limited contacts of the microprocessor LSI, the address highway is 8-bit. Introducing a short addressing allows the high byte of the address to be transmitted only once to select a memory subdomain, and then only the low byte to be transmitted when working in the subdomain. Moreover, since the older 8 bits of the addressing scheme are executed as a counter, and the microprocessor analyzes the overflow of the lower bits, the volume of the selected subregion may be equal. The transfer time of each byte of the address is commensurate with the operation time in the microprocessor, therefore. eliminating the need to transfer the high byte leads to a decrease in command execution time, t. e. increase speed. Typically, programs and operands are located in different memory areas. For a microprocessor, used as a control element, external registers appear, which are entered as a memory area. At the same time, the addressing efficiency is further reduced if these areas are not separated by physical signs, which happens in the known device, since it is necessary to transmit 2 bytes of the address both for the operand in the memory, for the operand in the external register, and for selecting the next command. The use of short addressing in conjunction with the physical division of the memory into a program area, a notepad memory, and an external register area further enhances the efficiency of the structure, as it allows access to all three areas with only one byte transmitted for each area. Before starting work, it is necessary to reset the BISS and UE and storage elements of the microprocessor. To do this, in block 23 of the start-up it is necessary to press the Reset button. The ABs and UEs are reset to the initial state when a positive pulse is applied at the output 10 of the initial installation unit 11, the duration of which must be greater than or equal to 2.1 μs. In this case, a micro command is formed in UE 9 The initial state, according to which the signal End of the command is set to 1 state, and the address of the command start is entered in the next address register, thus the LSI is ready to receive the command. On the Start 22 signal, from the operator console 23, the Start Start command is received on the command register UE 9 generates a sequence of microcommands, which are used for the following actions. Set to 1 state is the stack pointer P5; set in About the state of the high byte of the address of the Republic of Belarus; set in 0 state counter commands P7; the contents of the RB register are transmitted to the address backbone; Register P7 is transferred to the address backbone. At the moment of issuing the most significant byte of the command address (RB content), the de 1518 encoder 16 microcommands generates a signal 58, which sets the memory element S into 1, and AB 1 generates a signal 5 The address is given, where the element 53 and the most significant byte of the command address are sent, arriving at the internal address bus 26, is received at the command counter 28, after receiving the high byte of the address, a response signal is generated. The address is received 66 from block 7 asynchronous reception and transmission. and the storage element is set to O, and AU 1, having received a response signal. The address is received, forms a signal. Completed 8 for UE 9. The transfer of the high byte of the command address to the command counter is performed only once at. initial installation. Then, the change of 8 low bits of the command counter is performed by the firmware, and 8 high bits by hardware. If at the moment of changing the state of the program counter in AU 1, an Overflow b2 pulse appears, indicating a transition to the next page of memory that goes to the AND 61 logic element, then 1 is added to the COLLECTOR 28 command, providing a transition to the next page. The transmission of the high byte of the command address is also carried out when executing the command of an interstitial conditional jump. After the transmission of the high byte of the address, the command UE proceeds to the formation of the next microcommand. The transfer of the low byte of the address. If, when transmitting the address, none of the storage elements 3 and the AC is set to 1, then the logical element AND 52 and the low byte of the address are driven to the address register 29. When transmitting the low byte of the address, the addressing control block 6 generates a signal. The sign of the low byte 15 (56) AU 1 is the signal. Address 153 is given, and block 7 of the asynchronous reception and transmission is a signal. The address delayed 152 (88) is issued. On these signals in block 5 controls. logic element 151 is energized and sets storage element 128 to 1. The 16 decoder decoder sets the 4th element 136 to 1, defining the read mode. After receiving the low byte of the address, the asynchronous reception-transmission block generates a signal. Address is received 123 via which the logic element AND 12 is excited in the synchronization unit, the OR element 130, the HE element 138, the delay element 137, AND 139 in 1, the memory element which forms a delay element along a circuit, an element AND a U5 signal Sample. In block 7 of the asynchronous reception-transfer through 00 is not relative to the signal. The circuit is sampled delay element 89, element 93, element NOT 100, element 98 of delay, element 97 and 97 is set to 1 memory element 103, which generates a signal. by which the command read from the memory is accepted into the UE 9 command register. Upon receipt of the command, UE 9 generates a response signal. Information received Example 1. Consider the algorithm for writing to a scratchpad or external registers. FIG. 5 and b depict time diagrams of command execution. Command Write to notebook memory external registers of two bytes. The command is stored in the first byte, in the second by the address of the cell of the notepad memory or the external register. A known device has a command of this type of byte, since the address of a cell or external register is specified by 16 bits. The execution of the command is divided into 3 stages: the formation of the address of the operand cell; writing the contents of a register to a notebook; forming the address of the next command. When referring to the area of the notepad type or to the register area of the peripheral devices, the indication of the area is specified in the command code. In the command code, the indication of the area of external registers is set, therefore, when accessing the notepad memory, the storage element 7 remains in the STATUS. The command consists of four micro commands, according to which the following actions are performed. 520 The contents of the command counter are incremented by 1 and output to the address trunk. The content following the instruction cell is received via the data highway in AU 1 to the cumulative register, then transmitted to the address highway. The contents of the register are transferred to the data line and a sign of access to the area of the notepad memory or the external register is formed. The contents of the command counter are incremented by 1 and transmitted. to the address line. As a result of the execution of the 1st micro-command, the contents of the command counter 15 in AU 1 are incremented by 1 and transmitted. to address line 26 with acknowledgment signal Address (VA) is issued. According to the signal VA (5), the address control block 6 receives the low byte (AND 52 logic circuit) of the address to the address register, ensuring reception of the address, and the asynchronous reception-transmission block 7 generates a signal. Address (PA) element 87 80, element 82, delay element 85, trunk switching element 86. After the execution of the act of exchange by address, the trunk, the AU issues a signal of Executed 8, according to which the next micro-command is selected from UP9. According to the signal of the PA, the synchronization unit provides the formation of the signal Sampling H9 along the circuit element AND 151, memory element 128, delay element 122, element AND 12, element OR 130, element 138, element 137 delay element, AND element U5 for reading the operand, and asynchronous reception and transmission block through the circuit delay element 89, element AND 93, element 95, delay element 98, element NOT 100, element 97, memory element 103, trunk switching element 107 signal conditioning Data is given 111. According to the second micro-command, AU 1 receives the operand via the main line 17 of the data, generates a Received data signal, and sends it to address highway 2b with an A 81 acknowledgment signal, receiving the address in the same way as described above.
По третьей микрокоманде содержани регистра передаетс на накопительный регистр, а затем в магистраль 1 данных . Дешифратор 16 микрокоманд дешифрирует микрокоманду и устанавливает запоминающий элемент 135 в блоке 5 синхронизации (режим записи ) и запоминающий элемент 6, вл ющийс признаком области блокнотной пам ти или области внешних регистров в блоке управлени адресацией в состо ние 1. По сигналу ВД, который формируетс после выполнени третьей микрокоманды, блок-синхронизациивырабатывает сигнал Обращени к пам ти 1, по которому в блоке 6 управлени адресацией формируетс сигнал Выборка блокнота 78 с помощью логического элемента И 71, и информаци , поступающа из АУ, записываетс в чейку, адрес которой находитс на регистре адреса. После записи информации в чейку пам ти блок асинхронного приема-передачи по цепи элемент И.90 запоминающий элемент 110, элемент 118 задержки, элемент ИЛИ 117, магистральный переключающий элемент 10 вырабатывает ответный сигнал Прин ты данные, АУ1 выдает сигнал Исполнено 8 и УП 9 переходит к формированию следующей -микрокоманды, по которой содержимое счетчика команд (Р7) увеличиваетс на 1 и передаетс в адресную магистраль, формиру адрес следующей команды и единичное значение конца команды.By the third microcommand, the contents of the register are transferred to the cumulative register, and then to the data line 1. The decoder 16 micro-instructions decrypts the micro-command and sets the storage element 135 in the synchronization block 5 (recording mode) and the storage element 6, indicative of the area of the scratch pad or the external registers in the address control block to state 1. By the VD signal that is generated after the third microcommand, the block-synchronization, generates a Memory Access 1 signal, according to which, in the addressing control block 6, the Sample Notepad 78 signal is generated using an And 71 gate and information , From The incoming AU is written into the cell whose address is in the address register. After the information is written into the memory cell, the asynchronous reception-transmission unit of the circuit I.90, the storage element 110, the delay element 118, the OR 117 element, the trunk switching element 10 generates a response signal, the data received, AU1 outputs the signal Completed 8 and UE 9 passes to form the next -mikrokommand, in which the contents of the command counter (P7) is increased by 1 and transmitted to the address line, form the address of the next command and the unit value of the end of the command.
Аналогична команда у известного устройства выполн етс следующим образом .A similar command for a known device is performed as follows.
Содержимое счетчика команд увеличиваетс на 1 и 6 старших разр дов и передаетс на регистр адреса. 8 младших разр дов передаютс на регистр адреса. Содержимое следующей за командой чейки принимаетс на регистр Н. Содержимое счетчика команд увеличиваетс на Гиб старших разр дов и передаетс на регистр адреса . 8 младших разр дов передаютс на регистр адреса. Содержимое следующей чейки принимаетс на .регистр. Содержимое регистра Н передаетс ка регистр адреса. Считываетс содержимое чейки пам ти. Содержимое счетчика команд увеличиваетс на 1.The contents of the instruction counter are incremented by 1 and 6 higher bits and transmitted to the address register. The 8 least significant bits are transmitted to the address register. The content following the instruction is received on the H register. The contents of the instruction counter are increased by the higher-order beats and transmitted to the address register. The 8 least significant bits are transmitted to the address register. The content of the next cell is accepted on .reg. The contents of register H are transmitted to the address register. The contents of the memory cell are read. The contents of the command counter are incremented by 1.
Выполнение записи информации во внешний регистр происходит аналогично вышеописанному за исключениемWriting information to the external register is performed in the same way as described above with the exception of
того, что при выполнении команды, в которой присутствует признак области внешних регистров, в блоке 6 управле-. ни адресацией устанавливаетс в 1 S запоминающий элемент по сигналу Команда выдана 73,сформированному в блоке 5 синхронизации с помощью логического элемента И 57 при совпадении следующих условий: отсутствие сигнала Выборка Бл 163; отсутствие сигнала Выборка ПУ 1бО; наличие признака Конец команды 21; отсутствие сигнала Останов 164; наличие сигнала Выданы данные 166 иthat when executing a command, in which there is a sign of the area of external registers, in block 6 is controlled. Neither addressing is set to 1 S memory element by signal. Command issued 73, formed in synchronization block 5 using AND 57 logic element when the following conditions are met: no signal. no signal Sampling PU 1bO; presence of the attribute End of command 21; no signal Stop 164; presence of signal Data 166 and
5 при наличии на магистрали 17 данных команды с признаком.5 if there are 17 command data on the highway with a sign.
В случае команды записи во внешний регистр по t микрокоманде возбуждаетс логический элемент И 70 иIn the case of a write command to the external register, the T logic element 70 and
0 формируетс сигнал Выборка внешнего регистра 7().0 A signal is generated. External register sample 7 ().
Пример 2. Рассмотрим алгоритм выполнени считывани из области данных.Example 2. Consider the readout algorithm from the data area.
5 Прежде чем начать обмен данными необходимо предварительно загрузить счетчик 27 адреса.5 Before starting the exchange of data, you must first load the counter 27 of the address.
Загрузка счетчика выполн етс командой , по которой содержимое региО стра 3 передаетс в адресную магистраль . При этом по сигналу kk с дешифратора 16 команд устанавливаетс в 1 запоминающий элемент и по сигналу ВЛ54 из АУ1 возбуждаетс логический элемент И 49, старший байт The counter is loaded by a command that transfers the contents of the region 3 to the address line. At the same time, by the signal kk from the decoder 16, the command is set to 1 storage element and by the signal VL54 from AU1, the logical element is And 49, high byte
5 адреса записываетс на счетчик адреса5 addresses are written to the address counter
27.27.
Благодар тому, что обмен данными производитс массивом и старша часть адреса области данных хранитс Due to the fact that the data is exchanged by an array and the upper part of the address of the data area is stored
0 на счетчике адреса, при выборке чейки пам ти достаточно будет передавать .только младший байт адреса.0 on the address counter, when retrieving a memory location it will be sufficient to transmit. Only the lower byte of the address.
Команда считывани из области 5 данных состоит из трех микрокоманд, по которым выполн ютс следующие действи .The read command from data area 5 consists of three micro-instructions that are used to perform the following actions.
Содержимое регистра Р4 (региструказатель младшего байта адреса) уве- 0 личиваетс на 1 и передаетс в адресную магистраль 26. Содержимое чейки принимаетс на накопительный регистр 13, а затем передаетс на регистр (РО-Р2). Содержимое счет.чика команд увеличиваетс на 1 и передаетс в адресную магистраль.The contents of register P4 (register of the lower-order byte of the address) are incremented by 1 and transmitted to address line 26. The contents of the cell are received in cumulative register 13, and then transferred to the register (PO-P2). The contents of the command count are incremented by 1 and transmitted to the address trunk.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792850475A SU894715A1 (en) | 1979-12-12 | 1979-12-12 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792850475A SU894715A1 (en) | 1979-12-12 | 1979-12-12 | Microprocessor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU894715A1 true SU894715A1 (en) | 1981-12-30 |
Family
ID=20863937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU792850475A SU894715A1 (en) | 1979-12-12 | 1979-12-12 | Microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU894715A1 (en) |
-
1979
- 1979-12-12 SU SU792850475A patent/SU894715A1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4352157A (en) | Data-processing apparatus having improved interrupt handling processor | |
| US4038643A (en) | Microprogramming control system | |
| US4181934A (en) | Microprocessor architecture with integrated interrupts and cycle steals prioritized channel | |
| US4378589A (en) | Undirectional looped bus microcomputer architecture | |
| US4037213A (en) | Data processor using a four section instruction format for control of multi-operation functions by a single instruction | |
| JPS6341932A (en) | Branching instruction processing device | |
| US3094610A (en) | Electronic computers | |
| US4339793A (en) | Function integrated, shared ALU processor apparatus and method | |
| EP0126247B1 (en) | Computer system | |
| EP0167959B1 (en) | Computer vector register processing | |
| JPS623461B2 (en) | ||
| SU894715A1 (en) | Microprocessor | |
| EP0012242B1 (en) | Digital data processor for word and character oriented processing | |
| KR930003399B1 (en) | Microprogrammed systems software instruction undo | |
| KR910001708B1 (en) | Central processing unit | |
| JPS6236575B2 (en) | ||
| JPH0778780B2 (en) | Bus width controller | |
| SU741269A1 (en) | Microprogramme processor | |
| JPS6230455B2 (en) | ||
| SU972507A1 (en) | Command unpacking device | |
| SU1481758A1 (en) | Processor instruction fetching unit | |
| JP2003036248A (en) | Small scale processor to be used for single chip microprocessor | |
| SU652615A1 (en) | Device for accessing rapid-access storage | |
| SU1164719A1 (en) | Operational device for microprocessor | |
| SU940158A1 (en) | Microprogramme control device |