SU890397A1

SU890397A1 - Majority decoder

Info

Publication number: SU890397A1
Application number: SU802888568A
Authority: SU
Inventors: Константин Константинович Ещин; Анатолий Кузьмич Заволокин; Виталий Иванович Заровский; Алексей Алексеевич Мошков; Игорь Федорович Мусатов; Валенсия Ивановна Рейнер; Евгения Кирилловна Юферова
Original assignee: Предприятие П/Я Г-4677; Военная Орденов Ленина,Октябрьской Революции И Суворова Акад.Им.Ф.Э.Дзержинского
Priority date: 1980-02-26
Filing date: 1980-02-26
Publication date: 1981-12-15

Description

(54) МАЖОРИТАРНЫ ДЕКОДЕР(54) MAJOR DECODERS

Изобретение относитс к цифровой вычислительной технике и передаче информации и ножет быть использовано в ЦВМ, в котор лх информаци передаетс , хранитс или обрабатываетс в кор рекгирующем коде, а также в многоканальных системах передачи информации. В таких системах возникает необходимость исправлени кратных ошибок в определенных группах смежных разр дов Например, дл запоминающих устройств ЦВМ разработано много типов полупроводниковых интегральных схем, содержа щих в одном корпусе оборудование дл хранени нескольких 2-8 разр дов большого количества слов. Существуют и другие многоразр дные интегральные схемы ЦВМ, например четырехразр дный арифметико-логический блок. Отказ одной из таких схем приведет к искажению группы из М :, 2 смежных разр дов, расположенных на определенных позици х , которые могут рассматриватьс как Р-ичный разр д слова, где Р 2 . Аналогична ситуаци может возникнуть в многоканальных системах передачи rfkформации , где в каждый момент времени по нескольким каналам передаютс несколько смежных разр дов слова. Эти разр ды могут быть искажены импульсной помехой, одновременно воздействую- щей на все каналы, на приемное или пе редакщее устройство. Дл восстановлени информации в таких ситуаци х должны быть использованы корректирукп9{е коды и соответствую1ф1е декодирующие устройства, обеспечива1ав01е исправление пакетов из М ошибок в определенных смежных позици х информационного слова, соответствующих его представлению в системе счислени с основанием Р. Известно декодирующее устройство, исправл ющее произвольные.ошибки или пакеты ошибок кратности М в циклических кодах, содержа1цие сдвигающие регистры с обратными св з ми, соединенные с логическими блоками 11 . 3 Недостаток данного устройства заключаетс в большом времени декодировани из-за последовательного хара тера процесса. Известно также декодирующее устройство , исправл ющее ошибки в Р-ичном разр де слова, представленном группой из М смежных двоичных разр дов , содержащее сдвигаюпще регистры, соединенные с логическими блоками 2 Недостаток известного устройства заключаетс также в большом времени декодировани . Наиболее близким по технической сущности и достигаемым результатам к предлагаемому вл етс мажоритарный декодер, содержащий мажоритарные эле менты, выход каждого из которых подключен к выходной шине соответствующего разр да, а также сумматоров по модулю 2, где г(2М+1) , где К число информационных разр дов слова, причем каждый мажоритарный элемент имеет г входов, каждый из которых подключен к выходам соответствук цих сумматоров по модулю 2 32. Недостаток известного устройства заключаетс в его сложности из-за большого числа сумматоров по модулю и сложности мажоритарных элементов с большим числом входов (не мене 2М+ 1). Цель изобретени - упрощение декодера , в частности, дл случа использовани (8М, 4м) корректирующего кода, построенного на основе 8,4 мажоритарно декодируемого корректирующего кода с кодовым рассто нием 3 где 8М - общее число разр дов кода: 4М - число информационных разр дов за счет уменьшени числа сумматоров (в пересчете на один разр д) и умень шени числа входов мажоритарных элементов при сохранении их количества. Дл достижени указанной цели мажоритарный декодер, содержащий четыре группы по М мажоритарных элементов , выход каждого из которых под ключен к выходу соответствующего дво ичного информационного разр да декодера , где М - число смежных двоичных разр дов, рассматриваемых как Р-ич- ный разр д слова, Р 2 , содержит четыре группы по два М-разр дных ари метических сумматора в каждой, первы входы первого и второго сумматора в первой группе подключены соответстве но к второй и третьей М-разр дной , групппе входов декодера, во второй 7 группе - к первой и четвертой группе входов декодера, в третьей группе к первой и четвертой группе входов декодера, а в четвертой группе - к третьей и второй группе входов декодера , вторые входы М-разр дных арифметических сумматоров в первой группе подключены соответственно к п той и седьмой группе входов, во второй группе - к п той и восьмой группе входов, в третьей группе - к седьмой и шестой группе входов, а в четвертой группе - к шестой и BocbMoii группе входов декодера,причем первые входы каждого из М мажоритарных элементов каждой группы подключены к одноименной группе входов декодера, а вторые и третьи входы - к соответствующим выходам первого и второго М-разр дных арифметических сумматоров одноименной группы . Входной (8М, 4И) корректирующий код дл устройство формируетс по следующим правилам. Исходное двоичное 4 М-разр дное слово разбиваетс на четыре группы по М смежных разр дов в каждой, и кажда така группа рассматриваетс как один Р-ичный разр д, где Р 2 . Затем формируетс корректирующий код, аналогичный известному двоичному разделимому мажоритарно декодируемому коду (8,4) описанному в ГЗ, только вместо двоичных разр дов используютс Р-ичные разр ды, а вместо операции сложени по модулю 2 - операци арифметического сложени на М-разр дном арифметическом сумматоре с потерей переноса из старшего разр да, т.е. по модулю Р 2 . Если Р-ичные информационные символы обозначить а, Ь, с, d, то символы корректирующего кода А, В, С, D, Е, F, G, Н формируют по следующим соотношени м: А а; В Ь; С с; D d; E F C-f-d; G a + c; H b + d, причем + означает операцию сложени по модулю р. Например, двоичный код lOOlllOl при необходимости исправлени ошибки, заключающейс в искаже- , НИИ пары смежных разр дов (первого и второго, треть.его и четвертого и т.д.) рассматриваетс как код 2131 в системе счислени с основанием Р 2 4(а 2, b 1 , с 3, d 1) . Из этого кода по указанным соотношени м формируетс код 21313012, который представл етс двоичным кодом 1001110111000110. На чертеже представлена блок-схема предлагаемого декодера. Мажоритарный декодер содержит первую , вторую, третью и четвертую группы по два М-разр дных арифметических сумматора 1, 1,, 3, 3,, 4, 4л соответственно и четыре группы по М трехвходовых мажоритарных элементов 5 .. ., 5||Д; 6 ,. .. , 6 М, 7 ,.. ., 7ц,, 8-1,...,8, выходы которых подключены к выходам соответствующих двоичных ин формационных разр дов устройства. В первой группе сумматоров Ц и первые и вторые входы первого сумматора 1. подключены соответственно к вто рой 9л и п той 9j М-разр дной группе входов декодера, а второго сумматора А - к третьей и седьмой группе входов. Во второй группе сумматоров и 2п входы первого сумматора 2 подключены к первой 9 и п той 9 группе входов декодера, а второго сумматора - к четвертой 9, и восьмой 9д группе входов декодера. В третьей группе сумматоров 3 , и Зп входы первого сумматора 3- подключены к первой 9 и седьмой 9-у группе входов де кодера, а второго сумматора - к четвертой 9 и шестой 9/ группе входов декодера. В четвертой группе суммато ров 4 и 4 л входы первого суьматора подключены к третьей 9 и шестой 9j, группе входов декодера, а второго су матора - к второй и восьмой 9в гр пе входов декодера. Первые входы каж дого из М мажоритарных элементов пер вой ,...,5ц; второй 6,...,6, тре тьей 7 , .. ., 7у и четвертой 8,...,8| группы подключены соответственно к первой 9д, второй 9л третьей 9л и четвертой 9 группе входов декодера, вторые входы этих элементов - соответственно к первому, ..., М-ому выходу первых сумматоров Ц , 2 , 3 , 4 соответствующей группы, третьи входы этих элементов - соответственно к первому, ..., М-ому выходу вторых сумматоров l|j, 2« , З, 4 этой же группы. Декодер работает следующим образом . При поступлении на входы декодера входного корректирующего кода в ариф метических сумматорах 1, К, 2., 2 3, 3,, 4, 4 производ тс операции вычитани соответствующих Р-ичных разр дов в пор дке, определ емом законом кодировани . Так, в сумматорах 1д и 1 (j формируютс значени Р-ичиого разр да (J по соотношени м а Е - В и а в - С соответственно, в сумматорах 2, 2 2 вычисл ютс значени в Е-А и в H-I и т.д. При наличии, во входной информации одного искаженного Р-ичного разр да, т.е. одной искаженной группы из М двоичных разр дов , в каждом мажоритарном элементе 5-8 искажена информаци не более, чем на одном входе - либо непосредственно с искаженной группы входов, либо с выхода соответствующего сумматора 1-4. Так, дл рассмотренного примера при искажении информации например в четвертом Р-ичном разр де ), получены неправильные результаты на выходах сумматоров 2п и 3л и на третьи входы мажоритарных элементов 6,,...,6, 7,...,7,, а также на первые входы мажоритар;:ых элементов 8,...,8ц поступит неправильна информаци . Поскольку на двух других входах каждого мажоритарного элемента 5-8 информаци правильна , на всех выходах сформирован правильный результат . , Технико-экономический эффект предлагаемого декодера заключаетс в его простоте по сравнению с известным декодером. При этом в нем используютс более простые мажоритарные элементы (с меньшим числом входовj. Действительно , в известном декодере дл исправлени М-кратной ошибки информационный разр д необходимо сформировать Г 7, 211 + I раз, при этом мажоритарные элементы должны иметь г входов (например, прк М 4, « 9). В предлагаемом декодере каждый мажоритарный элемент имеет 3 входа независимо отвеличины Н. Объем оборудовани арифметических сумматоров также меньше, чем в известиом необходимо иметь (г -1). 4 М : 8 сумматоров по модулю 2, в то врем как в данном декодере общее число разр дов арифметических сумматоров равио В М). В то же врем декодер вл етс более быстродействующим по сравнению с декодирующими устройствами, использующии последовательные сдвигающие регисты с обратными св з ми. 4 ормула изобретени Мажоритарный декодер, содержащий етыре группы по М мажоритарных элементов , выход ка;ждого из которых под )The invention relates to digital computing and information transfer, and a knife to be used in a digital computer in which information is transmitted, stored or processed in a correction code, as well as in multi-channel information transfer systems. In such systems, it becomes necessary to correct multiple errors in certain groups of contiguous bits. For example, many types of semiconductor integrated circuits are developed for digital memory devices and contain equipment for storing several 2-8 bits of a large number of words in one package. There are other multi-bit integrated circuits of digital computers, for example, a four-bit arithmetic logic unit. Failure of one of these schemes will lead to the distortion of a group of M: 2 adjacent bits located at certain positions, which can be considered as P-ary word discharge, where P 2. A similar situation may occur in multichannel RFID transmission systems, where several adjacent word bits are transmitted over several channels at a time. These bits can be distorted by impulse noise, simultaneously affecting all channels, on the receiving or re-editing device. In order to restore information in such situations, correction codes {e codes and corresponding decoding devices should be used to ensure the correction of packets from M errors in certain adjacent positions of the information word corresponding to its representation in the base system P. The decoder correcting arbitrary data is known. Errors or error packets of multiplicity M in cyclic codes, containing 1 shift registers with feedback, connected to logical blocks 11. 3 The disadvantage of this device is the long decoding time due to the sequential character of the process. It is also known a decoder that corrects errors in the P-ary word bit represented by a group of M contiguous binary bits, contains shift registers connected to logical blocks 2 A disadvantage of the known device is also a long decoding time. The closest in technical essence and achievable results to the proposed is a major decoder containing majoritarian elements, the output of each of which is connected to the output bus of the corresponding bit, as well as modulo 2 adders, where r (2M + 1), where K is information bits of a word, each major element having r inputs, each of which is connected to the outputs of the corresponding modulo 2 adders. 32. The disadvantage of the known device lies in its complexity due to the large number of adders on module and complexity of majority elements with a large number of inputs (not less than 2M + 1). The purpose of the invention is to simplify the decoder, in particular, for the case of using (8M, 4m) correction code, built on the basis of an 8.4 major decoded correction code with a code distance of 3 where 8M is the total number of code bits: 4M is the number of data bits by reducing the number of adders (in terms of one bit) and reducing the number of inputs of the majority elements while maintaining their number. To achieve this goal, a major decoder containing four groups of M majority elements, the output of each of which is connected to the output of the corresponding binary information decoder, where M is the number of adjacent binary bits considered as P-bit word , Р 2, contains four groups of two M-bit arithmetic adders in each, the first inputs of the first and second adders in the first group are connected respectively to the second and third M-bits, the group of inputs of the decoder, in the second 7 groups - to per the first and fourth groups of decoder inputs, and the fourth group to the third and second decoder inputs group, the second inputs of M-bit arithmetic adders in the first group are connected to the fifth and seventh groups inputs, in the second group - to the fifth and eighth groups of inputs, in the third group - to the seventh and sixth groups of inputs, and in the fourth group - to the sixth and BocbMoii groups of decoder inputs, with the first inputs of each of the M majority elements of each group connected to one the same group of inputs of the decoder, and the second and third inputs to the corresponding outputs of the first and second M-bit arithmetic adders of the same name group. The input (8M, 4I) correction code for the device is formed according to the following rules. The original binary 4 M-bit word is divided into four groups of M adjacent bits each, and each such group is treated as one P-bit bit, where P 2. Then a correction code is formed, similar to the well-known binary delimited majority-decoded code (8.4) described in GZ, only P-bits are used instead of binary bits, and instead of the modulo 2 addition operation, an arithmetic addition operation on an M-digit arithmetic operation is used adder with loss of carry from higher bit, i.e. modulo P 2. If P-ary information symbols denote a, b, c, d, then the symbols of the correction code A, B, C, D, E, F, G, H are formed according to the following ratios m: A a; B; C s; D d; E F C-f-d; G a + c; H b + d, and + means the operation of addition modulo p. For example, the binary code lOOllOl, if it is necessary to correct an error in a distortion, the scientific research institute of a pair of adjacent bits (first and second, third and fourth, etc.) is considered as code 2131 in the number system with base P 2 4 ( 2, b 1, c 3, d 1). From this code, according to the indicated ratios, the code 21313012 is formed, which is represented by the binary code 1001110111000110. The drawing shows the block diagram of the proposed decoder. The majority decoder contains the first, second, third, and fourth groups of two M-bit arithmetic adders 1, 1 ,, 3, 3 ,, 4, 4л, respectively, and four groups of M three-input majority elements 5..., 5 || D ; 6, .., 6 М, 7, ..., 7ц ,, 8-1, ..., 8, the outputs of which are connected to the outputs of the corresponding binary information bits of the device. In the first group of adders Ts and the first and second inputs of the first adder 1. are connected respectively to the second 9l and fifth 9j M-bit groups of the decoder inputs, and the second adder A to the third and seventh groups of inputs. In the second group of adders and 2n, the inputs of the first adder 2 are connected to the first 9 and fifth and 9 groups of inputs of the decoder, and the second adder to the fourth 9, and the eighth 9th group of inputs of the decoder. In the third group of adders 3, and Zn the inputs of the first adder 3 are connected to the first 9 and seventh 9th groups of inputs of the coder, and the second adder to the fourth 9 and sixth 9 / groups of inputs of the decoder. In the fourth group of summers, 4 and 4 l, the inputs of the first sumator are connected to the third 9 and sixth 9j, the group of inputs of the decoder, and the second sumator to the second and eighth 9th groups of the inputs of the decoder. The first entrances of each of the M majority elements are the first, ..., 5c; the second 6, ..., 6, trey 7, ..., 7y and the fourth 8, ..., 8 | the groups are connected respectively to the first 9d, second 9l third 9l and fourth 9 groups of decoder inputs, the second inputs of these elements - respectively to the first, ..., Mth output of the first adders C, 2, 3, 4 of the corresponding group, the third inputs of these elements - respectively to the first, ..., M-th output of the second adders l | j, 2 «, 3, 4 of the same group. The decoder works as follows. When the input correction code arrives at the inputs of the decoder in the arithmetic adders 1, K, 2., 2 3, 3 ,, 4, 4, the operations of subtracting the corresponding P-ary bits in the order determined by the encoding law are performed. Thus, in adders 1d and 1 (j, the values of P-optic discharge are formed (J by ratios a E - B and a b - C, respectively, in adders 2, 2 2, the values in Е-А and HI and t are calculated In the presence of one distorted P-ary bit in the input information, i.e. one distorted group of M binary bits, in each majority element 5-8 the information is distorted no more than on one input - either directly from distorted group of inputs, or from the output of the corresponding adder 1-4. So, for the considered example with distortion of information An erratum of the R-ary bit), incorrect results were obtained at the outputs of adders 2p and 3l and at the third inputs of majority elements 6 ,, ..., 6, 7, ..., 7 ,, as well as at the first inputs of the majority; elements 8, ..., 8c will get the wrong information. Because the two other inputs of each major element 5-8 have the information correct, the correct result is formed at all outputs. The technical and economic effect of the proposed decoder is in its simplicity compared to the known decoder. Moreover, it uses simpler majority elements (with fewer inputs). Indeed, in a known decoder, in order to correct an M-fold error, the information bit needs to be generated Γ 7, 211 + I times, and the majority elements must have g inputs (for example, prk M 4, "9). In the proposed decoder, each major element has 3 inputs independently of N. The volume of the equipment for arithmetic adders is also less than in lime it is necessary to have (r -1). 4 M: 8 modulators, 2 while in this particular Oder total number of bits of arithmetic adders ravio VM). At the same time, a decoder is faster than decoders, using sequential shift registers with feedback. 4 formula of the invention Majority decoder, containing four groups of M majority elements, output, each of which is under)

ключей к выходу соответствующего двоичного информационного разр да декодера , где М - число смежных двоичных разр дов, рассматриваемых как Р-ичный разр д слова, , отличающийс тем, что, с целью упрощени декодера, он содержит четыре группы по два М-разр дных арифметических сумматора в каждой, первые входы первого и второго сумматора в первой группе подключены соответственно к второй и третьей М-разр дной группе входов декодера, во второй группе - к первой и четвертой группе входов декодера, в третьей группе - к первой.и четвертой группе входов декодера , а в четвертой группе - к третьей и второй группе входов декодера , вторые входы М-разр дных арифметических сумматоров в первой группе подключены соответственно к п той и седьмой группе входов, во второйkeys to the output of the corresponding binary information bit of the decoder, where M is the number of adjacent binary bits considered as P-ary word bit, characterized in that, in order to simplify the decoder, it contains four groups of two M-bit arithmetic an adder in each, the first inputs of the first and second adders in the first group are connected respectively to the second and third M-bit groups of decoder inputs, in the second group to the first and fourth groups of decoder inputs, and in the third group to the first and fourth groups in rows of the decoder, and the fourth group - for the third and the second group of inputs of the decoder, the second inputs of the M-bit arithmetic adders in the first group are connected respectively to the fifth and seventh group of inputs, the second

группе - к п той и восьмой группе входов, в третьей группе - к седьмой и шестой группе входов, а в четвертой группе - к шестой и восьмой группе входов декодера, причем первые входы каждого из М-мажоритарных элементов каждой группы подключены к одноименной группе входов декодера, а вторые и третьи входы - к соответствующим выходам первого и второгоgroup - to the fifth and eighth group of inputs, in the third group - to the seventh and sixth groups of inputs, and in the fourth group - to the sixth and eighth groups of decoder inputs, with the first inputs of each of the M-majority elements of each group connected to the same group of inputs decoder, and the second and third inputs - to the corresponding outputs of the first and second

М-разр дных арифметических сумматоров одноименной группы.M-bit arithmetic adders of the group of the same name.

Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination

1. Авторское свидетельство СССР № 362302, кл. 5 06F 11/12, 1971.1. USSR author's certificate No. 362302, cl. 5 06F 11/12, 1971.

. 2. Патент США № 3745528, кл. 340-146.1, опублик. 1975.. 2. US patent No. 3745528, cl. 340-146.1, publ. 1975.

3. Патент США 3582878,3. US Patent 3,582,878,

кл. 340-146.7, опублик. 1971 (про-; тотип .cl. 340-146.7, pub. 1971 (pro-; totype.

Claims

Claim

A majority decoder containing four groups of M majority elements, each of which is output under the keys to the output of the corresponding binary information bit of the decoder, where M is the number of adjacent binary bits considered as a P-bit word, P = 2 *, characterized in that , in order to simplify the decoder, it contains four groups of two M-bit arithmetic adders in each, the first inputs of the first and second adders in the first group are connected respectively to the second and third M-bit group of decoder inputs, in the second group - to the first and fourth group of decoder inputs, in the third group - to the first and fourth group of decoder inputs, and in the fourth group - to the third and second group of decoder inputs, the second inputs of M-bit arithmetic adders in the first group are connected respectively to the fifth and the seventh group of inputs, in the second group to the fifth and eighth group of inputs, in the third group to the seventh and sixth group of inputs, and in the fourth group to the sixth and eighth group of 5 inputs of the decoder, with the first inputs of each of the M-majority elements each g uppy connected to the homonymous group of decoder inputs, and second and third inputs - sootvetst10 vuyuschim to outputs of the first and second

M-bit arithmetic adders of the same group.