Изобретение относитс к запоминаю щим устройствам и может быть использ вано при построении матричных ассоци ативных устройств хранени информаци Известен элемент ассоциативной па м ти, содержащий триггер, элементы управлени записью, считыванием, а также схему сравнени , входы которой соединены с выходами триггера и d шиной опроса til. Недостатком этого элемента вл ет с ограниченное количество логических операций, выполн емых в нем за одну микрокоманду, и как следствие этого, низкое быстродействие при выполнении в ассоциативной матрице пам ти поиска информации по сложному критерию. Наиболее близким техническим решением к изобретению вл етс элемен содержащий триггер со схемами управлени записью-считыванием, элемент ИЛИ, элемент И, два передающих вентил , причем входщ элемента ИЛИ подключены к пр мому выходу триггера и к разр дной шине нул , а выход - к однок из входов элемента И, второй вход которого подключен к логическом входу элемента. Передающие вентили соединены последовательно и включены между разр дной шиной нул и числовой шиной. На базе данного элемента реализуетс ассоциативна матрица пам ти, в которой за одну микрокоманду выполн етс поиск чисел, равных, больших или меньших заданного С2. Недостатком этого элемента вл етс то, что ассоциативна матрица пам ти, реализованна на таких элементах , не может выполн ть за одну микрокоманду операцию поиска чисел, ближайших (по кодовому рассто нию) заданном/г что снижает быстродействие и ограничивает область применени элемента. Цель изобретени - повышение быстродействи и расширение области применени элемента за счет обеспечени возможности поиска чисел, ближайших по кодовому рассто нию к заданному. Поставленна цель достигаетс тем, что в элемент ассоциативной пам ти, содержащий первый триггер, входы которого подключены к разр дным и числовой шинам, элемент ИЛИ и перйый элемент Иг введено второй триггер, элемент НЕРАВНОЗНАЧНОСТЬ, второй, третий, четвертый-и п тый элементы И, причем входа элемента НЕРАВНОЗНАЧНОСТЬ подключены к выходам первогр триггера и к разр дным шинам, а выход - к одном из входов первого элемента И, другой вход которого вл етс первым управл кхцим входом элемента, а выход подключен к входу установки в 1 второго триггера, вход установки в О которого подключен к выходу второго элемента И, один из входов которого вл ютс первым логическим входом и вторым управл ющим входом элемента а другой вход соединен с выходом элемента ИЛИ, пр мой выход второго триггера подключен к одному из входов третьего элемента И, другой вход которого подключен к первому логическому входу элемента, а выход - к одному из входов элемента ИЛИ, другой вход, которого подключен к выходу четвертого элемента И, один из входов которого соединен с инверсным выходом второго триггера, а другой вл етс вторым логическим входом элемента, входы п того элемента И подключены к первому логическому входу элемента и инверсному выходу второго триггера а выходы п того элемента И и элемент ИЛИ вл ютс соответственно первым и вторым логическими выходги«1И элемента . На фиг. 1 приведена функциональна схема элемента ассоциативной пам ти; на фиг. 2 - структурна схем ассоциативной матрицы пам ти. Элемент ассоциативной пам ти (фиг. 1) содержит первый триггер 1, включающий cxeMJ управлени записьюсчитыванием (не показано), разр дные шины 2 и 3, числовую шину 4, элемент НЕРАВНОЗНАЧНОСТЬ 5, второй триггер 6 первый 7, второй 8, третий 9, четвертньА10 и п тый 11 элементы И, элемент ИЛИ 12, з лемент имеет первый управл ющий вход 13. Триггер 6 имеет входы 14 и 15 установки 1 и в О. Элемент имеет также первый логический вход 16, второй управл ющий вход 17, первый логический выход 18. Триггер 6 имеет пр мой и инверсны выходы 19 и 20, соответственно. Кроме того, элемент имеет второй логический вход 21 и второй логический выход 22. Входы элемента НЕРАВНОЗНАЧНОСТЬ 5 подключены к пр мому и инверсному выходам:триггера 1 и разр дным шинам 2 и 3, а выход -к одному из входов элемента И 7, другой вход которого первым управл ющим входом 13, а выход подключен к входу 14 установки в 1 триггера б, вход 15 установки в О триггера б подключен к выходу элемента И 8, одни из входов которого вл ютс первым логичес ким входом и вторым управл ющим входом 17, а другой вход соединен с выходом 22, пр мой выход 19 триггера 6 подключен к одному из входов элемент И 9, второй вход которого подключен к входу 16 элемента, а выход - к одному из входов элемента ИЛЦ 12, другой вход которого подключен к выходу элемента И 10, входы которого соединены с инверсным выходом 20 триггера б и вторым логическим входом 21 элемента , первый логический выход 18 элемента соединен с выходом элемента И 11, входы которого подключены к входу 16 элемента и выходу 20 триггера 6, а выход 22 элемента соединен с выходом элемента ИЛИ 12. При соединении элементов в матрицу ассоциативной пам ти выходы 18 и . 22 каждого элемента соединены с входами 16 и 21, соответственно, соседнего справа элемента, разр дные шины2 и 3 объедин ют элементы одного столбца матрицы, а числова шина 4 вл етс общей дл элементов одной строки матрищл (фиг. 2}. Предлагаемый элемент может работать , в составе ассоциативной матрицы пам ти в режиме поиска чисел, ближайших по кодовому рассто нию заданному. В режиме поиска числова шина 4 находитс в состо нии логического О, а на разр дные шины 2 и 3 подаетс парофазный код признака опроса. Поиск осуществл етс за одну микрокоманду , состо щую из нескольких тактов. В первом такте поданный на разр дные шины 2 и 3 каждого столбца матрицы код признака одновременно сравниваетс в каждом элементе с хран щейс в нем информацией. Сравнение осуществл етс элементом НЕРАВНОЗНАЧНОСТЬ 5, выход которого соединен с выходом логического элемента И 7, стробируемого по второму входу сигналом управлени с первого управл ющего входа 13. В случае несовпадени данного разр да признака с хран щейс в чейке информацией в этом такте происходит при подаче уровн логической 1 на первый управл ющий вход 13занесение сигнала несовпадени во второй триггер б чейки по входу 14установки в 1, после чего сигнал на первом управл ющем входе в каждой чейке пам ти устанавливаетс в состо ние логического О. Во втором такте начинаетс параллельный опрос всех строк матрицы пам ти на наличие единиц в триггерах б элементов. С этой целью на первый логический вход 16 левого (дл определенности ) элемента каждой строки матришл подаетс сигнал логической 1. Этот сигнал распростран етс по строке до тех пор, пока не встретитс элемент, в котором второй триггер 6 находитс в состо нии единицы (несовпадение разр да признака и хран щейс в чейке информации). На первом логическим выходе этой чейки по витс сигнал логического О, а на втором логическом выходе впервые по витс сигнал логической 1 (второй логческий вход крайней левой чейки каждой строки матрицы находитс в состо нии логического О). Сигнал логи1ческой 1, по вившийс в чейке с (первой единицей неэквивалентности, распростран етс вдоль строки матрицы и по витс на втором логическом выходе крайней правой чейки, если в данной строке больше .не было ни одного несовпаЩени . Если же в строк,е имеетс еще хот бы одно несовпадение в чейке, сигнал логической 1, поступивший на ее второй логический вход не пройдет на второй логический выход, соединенный со вторым,. логическим входом соседней справа чейки, на втором логическом выходе которой установитс состо ние логического О и т.д.до крайней правой чейки строки матрицы. В результате опроса матрицы в данном такте будут выделены числа (строки), имеющие кодовое рассто ние 1, . несовпадающие в одном разр де с кодом призг нака. Если в данном такте опрос не дал результата, т.е. все логические выходы чеек крайнего правого столбца матрицы наход тс в состо нии логического О, производитс повторный опроса матрицы, в каждой строке которой предварительно устанавливаетс в нулевое состо ние второй триггер 6 чейки, хран щий самую левую единицу несовпадени . Элемент И 8 выдает сигнал установки в О на вход 15 триггера 6 только в том случае , если иа ее гходы поступают сигналы логической 1 с первого огического входа 16 элемента, второго логического выхода 18 и второго управл ющего входа 17. Причем сигнгш на втором управл ющем входе 17 каж дого элемент.а вл етс стробирумпот и подаетс перед окончанием сигнала , подаваемого на первый логический вход 16 элемента, после того, как внешними схемами был зафиксирован результат опроса матрицы в данном такте . -..-..The invention relates to storage devices and can be used in the construction of matrix associative storage devices information. An associative memory element is known, which contains a trigger, write and read control elements, as well as a comparison circuit whose inputs are connected to the trigger outputs and the interrogation bus d. til. The disadvantage of this element is the limited number of logical operations performed in it for one microcommand, and as a result of this, poor performance when performing in the associative memory memory matrix the search for information according to a complex criterion. The closest technical solution to the invention is an element containing a trigger with write-read control circuits, an OR element, an AND element, two transmitting valves, and the OR element input is connected to the forward trigger output and to the bit bus zero, and the output is to one from the inputs of the element And, the second input of which is connected to the logical input of the element. Transmitting valves are connected in series and connected between the bit bus zero and the word line. On the basis of this element, an associative memory matrix is implemented in which, for one micro-command, a search is performed for numbers that are equal to, greater than or less than a given C2. The disadvantage of this element is that the associative memory matrix implemented on such elements cannot perform the operation of finding the numbers nearest (by code distance) specified / g for one micro-command, which reduces the speed and limits the scope of the element. The purpose of the invention is to increase the speed and expand the field of application of the element by making it possible to search for the numbers nearest in the code distance to the given one. The goal is achieved by the fact that the OR element and the first element I entered the second trigger, the UNCOMMINITY element, the second, third, fourth and fifth elements AND in the associative memory element containing the first trigger, whose inputs are connected to the bit and number buses. the input of the UNEQUALITY element is connected to the outputs of the first trigger and to the bit buses, and the output is connected to one of the inputs of the first AND element, the other input of which is the first control input of the element and the output is connected to the installation input of 1 second a trigger whose installation input to O is connected to the output of the second element AND, one of the inputs of which is the first logical input and the second control input of the element and the other input is connected to the output of the OR element, the direct output of the second trigger is connected to one of the inputs of the third element And, the other input of which is connected to the first logical input of the element, and the output to one of the inputs of the OR element, the other input, which is connected to the output of the fourth element And, one of the inputs of which is connected to the inverse output of the second trigger pa, and the other is the second logic element input, the inputs of the fifth AND gate connected to the first logic element input and the inverse output of the second flip-flop and the outputs of the fifth AND gate and an OR gate are respectively the first and second logical vyhodgi "element 1I. FIG. 1 shows a functional diagram of an element of associative memory; in fig. 2 - structural schemes of an associative memory matrix. The associative memory element (Fig. 1) contains the first trigger 1, which includes the read control cxeMJ (not shown), the bit buses 2 and 3, the word bus 4, the UNPARIABLE element 5, the second trigger 6 the first 7, the second 8, the third 9, the fourth 10 and fifth 11 elements AND, the element OR 12, the element has the first control input 13. The trigger 6 has inputs 14 and 15 of the installation 1 and in O. The element also has the first logic input 16, the second control input 17, the first logical output 18. Trigger 6 has direct and inverse outputs 19 and 20, respectively. In addition, the element has a second logic input 21 and a second logic output 22. The inputs of the UNEQUAL 5 element are connected to the direct and inverse outputs: trigger 1 and the bit buses 2 and 3, and the output to one of the inputs of the And 7 element, the other input whose first control input is 13, and the output is connected to the input 14 of setting 1 in trigger b, the input 15 of setting in O of trigger b is connected to the output of AND 8, one of the inputs of which is the first logic input and the second control input 17, and the other input is connected to output 22, direct output 19 of trigger 6 An element 9 is connected to one of the inputs, the second input of which is connected to the input 16 of the element, and the output is connected to one of the inputs of an element of the ELC 12, the other input of which is connected to the output of the element 10, whose inputs are connected to the inverse output 20 of trigger b and the second the logical input 21 of the element, the first logical output 18 of the element is connected to the output of the element 11, whose inputs are connected to the input 16 of the element and the output 20 of the trigger 6, and the output 22 of the element is connected to the output of the element OR 12. When the elements are connected to the matrix of associative memory, the outputs 18 and. 22 of each element are connected to the inputs 16 and 21, respectively, of the right adjacent element, bit buses 2 and 3 combine the elements of one matrix column, and the number bus 4 is common to the elements of one row of matrices (Fig. 2}. The proposed element can work , in the associative memory matrix, in the search mode for the numbers nearest the code distance specified. In the search mode, the number bus 4 is in the logical state O, and the pair-line code of the polling feature is fed to the discharge buses 2 and 3. one microcom In the first cycle, the feature code applied to the bit buses 2 and 3 of each matrix column is simultaneously compared in each element with the information stored in it. The comparison is performed by the UNCHARACTER element 5, the output of which is connected to the output of the logic element And 7, gated on the second input by the control signal from the first control input 13. In the case of a discrepancy of this bit of the sign with the information stored in the cell, this cycle occurs when the logic level 1 is applied to the first The control input 13 records the mismatch signal to the second cell trigger on input 14 in 1, after which the signal on the first control input in each memory cell is set to the logical state O. In the second cycle, a parallel poll of all memory matrix rows begins presence of units in triggers of b elements. For this purpose, the first logical input 16 of the left (for definiteness) element of each row of the matrix is given a logical 1 signal. This signal spreads along the line until an element is found in which the second trigger 6 is in the state of unity (the difference is not yes sign and stored in a cell of information). At the first logical output of this cell, the signal of logical O is received, and at the second logical output the signal of logical 1 is received for the first time (the second logical input of the leftmost cell of each row of the matrix is in the state of logical O). The signal of logic 1, which appeared in the cell with (the first unit of nonequivalence, spreads along the row of the matrix and appears on the second logical output of the rightmost cell, if there are no mismatches in this row anymore.) at least one mismatch in the cell, the logical 1 signal received at its second logical input will not pass to the second logical output connected to the second logical input of the neighboring right cell, at the second logical output of which a logical state is established About O, etc., to the rightmost cell of a row of a matrix. As a result of polling a matrix in a given clock cycle, numbers (lines) will be allocated that have a code distance of 1 that do not match in the same bit as the code of the code. did not produce a result, i.e. all the logic outputs of the cells of the rightmost column of the matrix are in the logical O state, the matrix is re-polled, in each row of which the second trigger 6 of the cell is preset to the zero state, storing the leftmost mismatch unit . Element And 8 generates a signal of installation in O to input 15 of trigger 6 only if its signals are received by logic 1 from the first optical input 16 of the element, the second logical output 18 and the second control input 17. And the signal on the second control input 17 of each element. a is gating and is applied before the end of the signal supplied to the first logic input 16 of the element, after the external circuits have recorded the result of polling the matrix in a given clock cycle. -..- ..
Таким образом, если в К-ом такте микрокоманды в некоторой стороке матрицы впервые по витс сигнал логической единицы на втором логическом выходе 18 крайнего справа элемента, это означает, что результат содержитс в данной строке и имеет Kot довое рассто ние К, т.е. хран щеес в данной строке число отличаетс в К разрйдах от заданного признака и вл етс ближайшим к нему по кодовому рассто нию.Thus, if in the Kth cycle of a microcommand in a certain column of the matrix, the signal of the logical unit for the second logical output 18 of the rightmost element appears for the first time, this means that the result is contained in this line and Kot has a unit distance K, i.e. The number stored in this line differs in K discharges from a given attribute and is closest to it by code distance.
При наличии в матрице хран щихс чисел, равных заданному числу, они могут быть вы влены при опросе матрицы , если в нее ввести дополнительный столбец из таких же элементов, хран щих код 1. Тогда в первомIf there are stored numbers in the matrix that are equal to a given number, they can be identified by polling the matrix, if you enter an additional column in it from the same elements that store code 1. Then in the first
такте будут обнаружены числа, равные заданному, во втором - числа с кодовым рассто нием 1 и т.д.the tact will find the numbers equal to the given one, in the second one the numbers with code distance 1, etc.
Использование предлагаемого элемента позвол ет построить ассоциативную матрицу пам ти, имек дую возможность выполнени поиска числа, ближайшег .о по кодовому рассто нию задан ,ному, за одну микрокоманду. Кроме того, при выполнении данного поиска обеспечиваетс одновременное опредеo ление величины кодового рассто ни найденного числа.The use of the proposed element allows one to construct an associative memory matrix, one having the ability to perform a search for the number nearest to the code distance specified for one microinstruction. In addition, when performing this search, it is simultaneously determined that the code distance of the found number is found.