SU866724A1 - Импульсна лини задержки - Google Patents
Импульсна лини задержки Download PDFInfo
- Publication number
- SU866724A1 SU866724A1 SU792860278A SU2860278A SU866724A1 SU 866724 A1 SU866724 A1 SU 866724A1 SU 792860278 A SU792860278 A SU 792860278A SU 2860278 A SU2860278 A SU 2860278A SU 866724 A1 SU866724 A1 SU 866724A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- cell
- capacitor
- input
- time
- Prior art date
Links
Landscapes
- Pulse Circuits (AREA)
Description
I
Изобретение относитс к электронной импульсной технике,. а именно к дискретным устройствам задержки импульсных сигналов, и может найти применение в вычислительной технике, в средствах автоматики и св зи.
Известны устройства задержки, содержащие реактивный элемент(RC- или LC-цепь), выходное фиксирующее устройство l .
Однако известные устройства имеют недостаточную стабильность и значительное потребление энергии.
Наиболее близкими по технической сущности к предлагаемому изобретению вл ютс известные импульсные линии задержки, чейки которых вьтолнены на основе врем задающей RC-цепи и последующего транзисторного ключа в качестве выходного устройства 2 3Однако известные импульсные линий задержки имеют такие недостатки, как максимальное потребление тока от источника в исходном состо нии из-за
насыщенного режима всех транзисторов |линии задержки и нестабильна работа .линии при времени задержки fy,ad чейки , соизмеримом с временем переходных процессов.
Цель предлагаемого изобретени увеличение длительности задержки чейки при сохранении уровней ее нестабильности времени задержки и энергопотреблени .
to
Указанна цель достигаетс тем, что в известной импульсной линии задержки, состо щей из входного каскада и однотипных задерживающих чеек , соединенных последовательно и со15 держащих KJBOчeвoй каскад, состо щий из транзистора, нагрузочного резистора и резистора в цепи смещени входа транзистора по питанию, и накопительного конденсатора, одна обкладка
Claims (1)
- 20 которого подсоединена к входу транзистора ключевого каскада, в чейку введен каскад повторител напр жеШ1Я , состо щий из нагрузочного резистора и транзистора, вход которого подсоединен между выходом транзистора и нагрузочного резистора ключевого каскада предыдущей чейки, а между выходом транзистора и нагрузочньп резистором повторител подсоединена друга обкладка конденсатора . На фиг. 1 представлена принципиальна электрическа схема однотиповой чейки импульсной линии задержки; на фиг. 2 - экспериментальные временные диаграммы, сн тые с экрана двухлучевого осциллографа. Импульсна лини задержки состоит из входного каскада, содержащего транзистор 1, нагрузочный, резистор 2 и резистор 3 в цепи смещени базы транзистора I по питанию .,, нескол ких однотипных задерживающих чеек 4 и 5, кажда из которых состоит из каскада повторител напр жени , содержащего транзистор 6 и нагрузочный резистор 7, накопительного конденсатора 8 и ключевого каскада, содержащего транзистор 9, нагрузочный резис тор 10 и резистор П в цепи смещени базы транзистора 9 по питанию. Лини задержки выполнена на бипол рных тра зисторах п-р-п структуры, так как в силу известных технологических особенностей транзисторы современных ин тегральных схем имеют, как правило, структуру п-р-п типа. На фиг. 2 график I изображает вре менную диаграмму изменени напр жени Ugv(t) входного импульса, график 2 - временную диаграмму изменени напр жени (t) на выходе транзис тора 1, график 3 - временную диаграм му изменени напр жени U,r9(t) иа базе транзистора 9, график 4 - временную диаграмму изменени напр жени ) нэ выходе транзистора 9. В исходном состо шм транзисторы и 9 насыщены (открыты за счет токов протекающих в резисторах 3 и I, тра зистор 6 закрыт и конденсатор 8 разр жен . Входной импульс отрицательной пол рности закрывает транзистор 1, в результате чего на вход транзистора поступает импульс положительной пол рности с амплитудой л Ец. Транзистор 6 открываетс и начинаетс зар д конденсатора 8 до напр жени Ъ чере вход насыщенного транзистора 9. При зтом транзистор 9 еще больше насыно состо ние последующих ка щаетс , кадов линии не измен етс . По оконча нии входного импульса транзистор I возвращаетс в открытое состо ние, а транзистор 6 - в закрытое состо ние конденсатор 8 оказываетс приложенным правой обкладкой, имеющей отрицательный потенциал, к входу транзистора 9 . В результате этого транзистор 9 закрываетс и начинаетс разр д конденсатора 8 через резисторы 7 и 1I. В течение времени разр да конденсатора 8 транзистор 9 закрыт, что приводит к открыванию каскада повторител напр жени и к зар ду конденсатора следующей чейки 5. Как только напр жение Ur (график 3) станет положительным , открываетс транзистор 9 и зар женньй конденсатор чейки 5 закроет каскад ключа этой чейки. Далее процессы повтор ютс . В результате передний фронт входного импульса оказываетс задержанным в каждой чейке на врем разр да конденсатора. Введение в. каждую врем задающую чейку нового дл ее схемы каскада повторител напр жени подключение одной (левой на фиг. 1) из обкладок конденсатора к выходу повторител выгодно отличает предлагаемую импульо- ную линию задержки от известного уст-, ройства, так как увеличивает врем задержки каждой чейки ((7 + R ) за счет значени резистора который не повышает существующие уровни нестабильности времени задержки (значени Cg и не увеличиваютс ) и энергопотреблени (каскад повторител в исходном состо нии закрыт ) . Кроме того, стало возможным плавное регулирование времени задержки чейки при использовании переменного резистора 7. Технико-эконо шческа эффективность данного устройства заключаетс в том, что при 4 ксации длительности задержки всей линии потребность в количестве чеек уменьшаетс не менее чем в 2 раза, что соответственно приводит к уменьщению примерно в 2 раза энергопотреблени . При этом общее количество транзисторов, резисторов и конденсаторов в линии остаетс неизменным , а значит.не изменитс и стоимость предлагаемого устройства по сравнению с известным. Формула изобретени Импульсна лини задержки, со ,сто ща из входного каскада и одно
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792860278A SU866724A1 (ru) | 1979-12-29 | 1979-12-29 | Импульсна лини задержки |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792860278A SU866724A1 (ru) | 1979-12-29 | 1979-12-29 | Импульсна лини задержки |
Publications (1)
Publication Number | Publication Date |
---|---|
SU866724A1 true SU866724A1 (ru) | 1981-09-23 |
Family
ID=20868184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792860278A SU866724A1 (ru) | 1979-12-29 | 1979-12-29 | Импульсна лини задержки |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU866724A1 (ru) |
-
1979
- 1979-12-29 SU SU792860278A patent/SU866724A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4308509A (en) | Filter circuit utilizing charge transfer device | |
US4321661A (en) | Apparatus for charging a capacitor | |
US4068295A (en) | Voltage multiplier for an electronic time apparatus | |
US6563235B1 (en) | Switched capacitor array circuit for use in DC-DC converter and method | |
US3824447A (en) | Booster circuit | |
US5051881A (en) | Voltage multiplier | |
EP0032588A2 (en) | Substrate bias generation circuit | |
US4395774A (en) | Low power CMOS frequency divider | |
EP0030824B1 (en) | An integrator with a switched capacitor and its use in a filter | |
US6249446B1 (en) | Cascadable, high efficiency charge pump circuit and related methods | |
US3810031A (en) | Integrated amplifying device having low drift and method of compensating for the drift of an amplifying device | |
GB1589414A (en) | Fet driver circuits | |
EP0086090B1 (en) | Drive circuit for capacitive loads | |
KR900008187B1 (ko) | 전압 체배기 회로 | |
US4344050A (en) | Dual channel digitally switched capacitor filter | |
US4045686A (en) | Voltage comparator circuit | |
US4276487A (en) | FET driver circuit with short switching times | |
US5438504A (en) | Voltage multiplier circuits or the like | |
US4910471A (en) | CMOS ring oscillator having frequency independent of supply voltage | |
US4302804A (en) | DC Voltage multiplier using phase-sequenced CMOS switches | |
US4180807A (en) | Charge transfer circuit with voltage threshold compensating means | |
EP0055073A1 (en) | Improvements in or relating to electronic clock generators | |
US3150271A (en) | Transistor pump circuit with time constant multiplier | |
SU866724A1 (ru) | Импульсна лини задержки | |
EP0069444A2 (en) | Trigger pulse generator |