SU864148A1 - Device for converting time scage and digital registering of single electric signals - Google Patents

Device for converting time scage and digital registering of single electric signals Download PDF

Info

Publication number
SU864148A1
SU864148A1 SU792852914A SU2852914A SU864148A1 SU 864148 A1 SU864148 A1 SU 864148A1 SU 792852914 A SU792852914 A SU 792852914A SU 2852914 A SU2852914 A SU 2852914A SU 864148 A1 SU864148 A1 SU 864148A1
Authority
SU
USSR - Soviet Union
Prior art keywords
delay line
scage
electric signals
single electric
unit
Prior art date
Application number
SU792852914A
Other languages
Russian (ru)
Inventor
Ричардас-Висвальдас Пранович Поцюс
Original Assignee
Вильнюсский Инженерно-Строительный Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Вильнюсский Инженерно-Строительный Институт filed Critical Вильнюсский Инженерно-Строительный Институт
Priority to SU792852914A priority Critical patent/SU864148A1/en
Application granted granted Critical
Publication of SU864148A1 publication Critical patent/SU864148A1/en

Links

Description

трации однократных электрических игналов, содержащее блок входных игналов, линию задержки с отводами блок считывани , выход которого оединен с входом блока кодировани , ыходом подключенного ко входу блока ычислений,.снабжено широкополосным ттенюатором второй линией задержки, лючгили, интеграторами, блоксми иникации и блоком сброса, вход которого подключен ко второму выходу блока считывани , а выход - к управл к  им входам интеграторов, выходы которых св заны с входами блока считывани , . а входы - с выходами ключей, входы которых соединены с отводами первой линии задержки, начало которой подключено к выходу широкополосного аттенюатора, а конец - к управл ющему входу блока считывани  и выходу второй линии задержки, вход которой св зан со вторым выходом блока входных сигналов, первый выход которогосоединен с входом широкополосного аттенюатора, причем блок индикации подключен к выходу блока вычислений.Traction single electrical signals, containing a block of input igals, a delay line with taps of a read unit, the output of which is connected to the input of the coding unit, the output connected to the input of the calculator unit, is supplied with a wideband shuntor by a second delay line, a plug, an integrator, a trigger unit and a reset unit. the input of which is connected to the second output of the reading unit, and the output to the control of the integrator inputs, the outputs of which are connected to the inputs of the reading unit,. the inputs to the outputs of the keys, the inputs of which are connected to the taps of the first delay line, the beginning of which is connected to the output of the wideband attenuator, and the end to the control input of the readout unit and the output of the second delay line, whose input is connected to the second output of the input signal unit, the first output is connected to the input of a broadband attenuator, and the display unit is connected to the output of the computing unit.

Структурна  электрическа  схема устройства представлена кл чертеже.The structural electrical circuit of the device is shown in the CL drawing.

Устройство состоит -ИЗ блока 1 входных сигналов, широкополосного аттенюатора 2, первой линии 3 задержки с отводами второй линии 4 задержки , ключей 5, интеграторов 6, блока 7 считывани , блока 8 кодировани , блока 9 вычислений,.блока 10 индикации и блока 11 сброса.The device consists of -IZ block 1 input signals, a wideband attenuator 2, a first delay line 3 with taps of a second delay line 4, keys 5, integrators 6, a read block 7, a coding block 8, a calculation block 9, a display block 10 and a reset block 11 .

Устройство работает следующим образом .The device works as follows.

Входной сигнал в виде перепада напр жени  поступает через блок 1 входных сигналов и широкополосный аттенюатор 2 в линию 3 задержки. Ослабленный в ШИРОКОПОЛОСНШ1 аттенюаторе 2 сигнал с конечной скоростью распростран етс  по линии 3 задержки и, ответвл  сь через отк  лтые ключи 5, интегрируетс  всеми интеграторами 6.The input signal in the form of a voltage drop is supplied through the input signal unit 1 and the wideband attenuator 2 to the delay line 3. The signal attenuated in the WIDE STRAY attenuator 2, with a finite rate, propagates along the delay line 3 and, branching through the open keys 5, is integrated by all the integrators 6.

В момент, когда ослабленный входной сигнал фронтом достигает последний отвод первой линии задержки, задержанный сигнал в линии 4 задержки начинает последовательно закрывать ключи 5 через временные интервалы дТ, величина которых определ етс  .электрической длиной линии 3 задержки между отводами.At the moment when the weakened input signal reaches the last tap of the first delay line by the front, the delayed signal in the delay line 4 starts to close the keys 5 sequentially at time intervals dT, the value of which is determined by the electric length of the delay line 3 between the taps.

После закрывани  I-го ключа 5 процесс интегрировани  входного сигнала соотйётствующим интегратором 6 прекращаетс  и напр жение на его дыходе остаетс  неизменным.After closing the I key 5, the process of integrating the input signal by the respective integrator 6 stops and the voltage on its breathing remains unchanged.

После закрывани  последнего п-го ключа 5, выходные напр жени  интеграторов б считываютс  блоком 7 считывани ,, который запускаетс  задержанньш в линии задержки 4 входишь сигналом , и, преобразованные в блоке 8, посылаютс  в  чейки пам ти блока 9After closing the last p-th key 5, the output voltages of the integrators b are read by the read block 7, which is triggered delayed on the delay line 4 by the signal, and converted in block 8 are sent to the memory cells of block 9

где производитс  алгоритмическа  обработка сигнала. Блок 7 считывани  после считывани  всех напр жений на выходах интеграторов 6, запускает блок сброса, который своими выходны-ми импульсами очищает пам ть интеграторов , и, таким образом, подготавливает у стройство к новому циклу измерений.where algorithmic signal processing is performed. The readout unit 7, after reading all the voltages at the outputs of the integrators 6, starts the resetting unit, which with its output pulses clears the memory of the integrators and, thus, prepares the device for a new measurement cycle.

Форма сигнала воспроизводитьс  в блоке индикации (на экране диспле )The waveform is reproduced in the display unit (on the display screen).

по дискретньлм зна:чени м сигнала, определ емым по разност м выходных напр жений i+1-го и 1-го интеграторов , пропорциональных энергии сигна-ла до момента дискретизации (стробировани ) .by discrete value of the signal, determined by the difference of output voltages i + 1 of the 1st and 1st integrators, proportional to the energy of the signal before sampling (gating).

AL,Qa/:Qi 9i4-,-aAL, Qa /: Qi 9i4 -, - a

аи-ал--1ai-al - 1

uf uT -uf uT -

Д1ГD1G

;«1,Я2Л,-.б,-,-(3.,.,.,а„в„.,.; "1, Я2Л, -. Б, -, - (3.,.,., А" в „.,.,.

Ослабление сигнала, поступакнцеГо на сигнальный вход линии задержки с отводами, аттенюатором необходимо дл  обеспечени  линейного режима ключей относительно сигнала и условного расширени  полосы частот управл ющего ключами сигнала, подаваемого с другого конца линии задержки 3The attenuation of the signal received at the signal input of the delay line with taps, an attenuator is necessary to ensure the linear mode of the keys relative to the signal and conditional expansion of the band of the key-controlling signal supplied from the other end of the delay line 3

0 с отводами на одни и те же электроды диодов ключей.0 with taps on the same electrodes of the diodes keys.

Так как амплитуда входного сигнала , распростран ющегос  в линии 3 задержки, уменьшаетс  от началаSince the amplitude of the input signal propagating in delay lines 3 decreases from the beginning

5 линии до последнего огвода, то при обработке результатов измерений кажда  последугаца  выборка умножаетс  на весовой коэффициент, который устанавливаетс  при воспроизведении5 lines to the last point, when processing the measurement results, each sample of the sample is multiplied by a weighting factor, which is set during playback

0 редкоповтор ющегос  перепада напр жений известной формы.0 rare repetition of voltage drop of known form.

Так как шаг считывани  определ ет . с  пассивными цеп ми, точность его Величины практически равна точности изготовлени  линии задержки с отводами с заданной электрической длиной и составл ет примерно 5 пс.Since the read step determines. with passive circuits, the accuracy of its value is almost equal to the accuracy of producing a delay line with taps with a given electrical length and is approximately 5 ps.

Устройство позвол ет повысить точность преобразовани  предельно коротких электрических импульсов вThe device improves the accuracy of converting extremely short electrical pulses into

0 виде перепадов напр жени  без применени  генератора предельно коротких строб-импульсов.0 as a voltage drop without the use of an extremely short strobe pulse generator.

Claims (2)

1.Авторское свидетельство СССР №676934, кл. G 01 R 13/20, 1977.1. USSR author's certificate №676934, cl. G 01 R 13/20, 1977. 2.Патент США 3278846,2. US Patent 3278846, кл. G 01 R 13/20, 1966 (прототип).cl. G 01 R 13/20, 1966 (prototype).
SU792852914A 1979-12-13 1979-12-13 Device for converting time scage and digital registering of single electric signals SU864148A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792852914A SU864148A1 (en) 1979-12-13 1979-12-13 Device for converting time scage and digital registering of single electric signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792852914A SU864148A1 (en) 1979-12-13 1979-12-13 Device for converting time scage and digital registering of single electric signals

Publications (1)

Publication Number Publication Date
SU864148A1 true SU864148A1 (en) 1981-09-15

Family

ID=20864929

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792852914A SU864148A1 (en) 1979-12-13 1979-12-13 Device for converting time scage and digital registering of single electric signals

Country Status (1)

Country Link
SU (1) SU864148A1 (en)

Similar Documents

Publication Publication Date Title
US4250449A (en) Digital electric energy measuring circuit
US3983481A (en) Digital intervalometer
SU864148A1 (en) Device for converting time scage and digital registering of single electric signals
JPH0820473B2 (en) Continuous period-voltage converter
US3553582A (en) Method and apparatus for measuring a time interval
US4181949A (en) Method of and apparatus for phase-sensitive detection
CN106405238A (en) Broadband modulation domain measuring system and method thereof
SU656018A1 (en) Arrangement for measuring pulse duration with random recurrence period
SU679928A1 (en) Interval measuring device
SU752170A1 (en) Digital meter of signal effective value
SU748271A1 (en) Digital frequency meter
SU1485195A2 (en) Digital meter of pulse burst duration
SU901929A1 (en) Measuring converter for watt-meter
SU599268A1 (en) Meter of random pulse train peak values
SU1339541A1 (en) Information input device
SU949623A1 (en) Square pulse center meter
SU1100582A1 (en) Pulse parameter meter
SU653742A1 (en) Arrangement for converting pulse trains into time intervals
SU627349A1 (en) Temperature digital meter
SU631976A1 (en) Speech signal recognition device
SU379911A1 (en)
SU789855A1 (en) Apparatus for time coupling to extremum values of harmonic signal
SU406169A1 (en) DIGITAL FREQUENCY
SU551576A1 (en) Device for monitoring pulse parameters of magnetic cores
SU1672475A1 (en) Device to determine extremums