Claims (2)
0 триггера подключен также ко второму ВХОДУ первого элемента И, выход которого подключен к запрещающему вхо ду ключа/ первые и вторые входы пер вого и второго блоков элементов И объединены и подключены к выходам младших разр дов счетчика, а третий вход пеового блока элементов И подключен к выходам старших разр дов счетчика/ выход первого блока элементов И и выход второго элемента И подключены ко входам первого элемента ИЛИ, первый вход второго элемента И подключен к выходу младшего разр да счетчика, выход второго бло ка элементов И подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом схемы сравнени , а выход вл етс выходом устройства, выход первого элемента ИЛИ соединен с первым входом сумматора и первым входом двоич ного умножител , второй вход которо го соединен со входом первого параметра устройства, а выход соединен со вторым входом cywaTOpa, третий выход которого соединен со входом упраьлени знаком суммировани устройства , выход сумматора соединен с третьим входом второго элемента ИЛИ, третий вход второго блока элементов И подключен ко входу второго параметра устройства. На фиг. 1 приведена диаграмма, по сн юща работу устройства; на фиг. 2 - блок-схема устройства. Устройство содержит генератор 1 импульсов, ключ 2, схему 3 сравнени кодов, счетчик 4, блоки 5 и 6 элементов И, злемзнт И 7, элемент 8, двоичный умножитель 9, сумматор 10, элемент ИЛИ 11, триггер 12, эл мент И 13, вход 14 Пуск устрой ства, входы 15 и 16 ввода нулевого и текущего значени входной переменной , вход 17 единичнЬго уровн , вход 18 управлени знаком суммиров ни , входы 19 и 20 ввода первого и второго параметровJвходы 21 и 22 (соответственно) нулевого и текуще го значени входной переменной, вы ход устройства. Число разр дов блока 5 схем И равно числу п стар ших разр дов счетчика 4. Число раз р дов блока б схем И равно числу п .( lo-v- H), где lO - фактор дискретности ,внходной переменной; b - второй параметр воспроизводимой зависимости. Разр дность схемы 3 совпадени кодов равна разр дности счетчика 4, который выполн ет роль счетчика вто рого двоичного умножител известног устройства , Устройство работает следующим об разом. На входе 15 устанавливаетс код нулевого значени входной переменной , соответствующего нулевому значению частоты измерительного преобразовател , которое необходимо вычесть из результата измерени , что осуществл етс путем блокировки элемен-та ИЛИ 11 на период обработки участка характеристики О-х,,нулевым сигналом с нулевого вьлхода триггера 12. На шинах 16 устанавливаетс код текущего значени частоты измерительного преобразовател . При подаче сигнала на шину 14отпираетс ключ 2 и импульсы поступают на вход счетчика 4. На первом участке аппроксимации производна воспроизводимой функции у азг1-Ьх+с равна р Ь (при значении входной переменной равной нулю), следовательно, на первом участке аппроксимации на выход 23 устройства должна поступать импульсна последовательность с выходов блока б элементов И и приведенна к требуемому масштабу двоичным умножителем 9, котора блокируетс нулевым сигналом с нулевого выхода триггера 12. На втором и последующем участках аппроксимации к импульсной последовательности (эквиваленту Ц) добавл етс последовательность с выхода двоичного умножител 9 (эквивалент ах). Таким образом, с выхода сумматора 10 импульсов поступает составл юща ах, а с выхода блока И 6 - составл юща Ьх. При поступлении в счетчик числа импульсов, равного Кд10 , на выход схемы 3 сравнени поступает сигнал, прохождение которого на выход элемента И 13 запрещаетс нулевым сигналом с нулевого выхода триггера 12, который переключаетс по заднему фронту сигнала с выхода схемы 3, С этого момента времени разблокируетс элемент ИЛИ 11,-а также подключаютс ко входам схемы 3 входы 16 ввода кода текущего значени входной переменной и устройство отрабатывает участок характеристики х-х (фиг. 1), в момент окончани которого с выхода схемы 3 совпадени кодов поступает сигнал, проход щий на выход элемента И 13 и запирающий ключ 2, На этом работа устройства заканчиваетс , а на его выход 23 поступает число импульсов, линейно св занное с измер емым параметром N k-p При подготовке устройства к работе может оказатьс , что расчетное значение коэффициента Кд,, код которого устанавливаетс на входе 19, будет больше единицы. В известном устройстве дл приведени коэффициента к к величине меньшей единицы введены делитель . В предлагаемом реализаци коэффициента ,41 осуществл етс с помощью сумматора 10 импульсов, устанавливаемого в режим 5уммировани единичным сигналом на: входе 18. В этом случае коэффициент передачи по выходу сумматора 10 импульсов равен -N +N -k N &у ИХ а И , аоткуда где N и N, - число импульсов на входе и выходе сумматора 10 импульс В этом случае коэффициент перед чи содержит целую часть (выходнай последовательность элемент ИЛИ 8, равную единице, и дробную часть (вы ходна последовательность двоичного умножител 9), равную 2 . Если расчетное значение KQ, окажетс меньше единицы, то на входе. 18 устанавливаетс нулевой сигнал, блокирующий сумматор 10 по первому входу, в результате чего коэффициент передачи по выходу сумматора 1 импульсов устанавливаетс равным Кд. Формула изобретени Устройство дл воспроизведени квадратичных функций, содержащее счетчик, ключ, первый вход которого соединен с выходом генератора импул сов, второй вход подключен ко входу устройства, а выход ко вхо счетчика, элементы ИЛИ, двоичный умножитель, отличающеес тем, что, с целью упрощени , оно содержит первый и второй элементы И первый и второйблоки элементов И, сумматор, схему сравнени , перва группа входов которой подключена к разр дным выходам счетчика, втора и треть группы - к группам входов соответственно .нулевого и текущего значений входной переменной, а ход - к первому входу первого элемента И и входу триггера, выходы которого подключены к управл юЩ11м входам схемы сравнени , нулевой выход триггера подключен также ко второму входу первого элемента И, выход которого подключен к запрещгиощему входу ключа, первые и вторые входы первого и второго блоков элементов и объединены и подключены к выходам мпадших разр дов счетчика, а третий вход первого блока элементов И подключен к выходс1М старших разр дов счетчика, выход первого блока элементов И и выход второго элемента И подключены ко входам первого элемента ИЛИ, первый вход второго элемента И подключен к выходу младшего разр да счетчика, выход второго блока элементов И подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом схемы сравнени , а выход вл етс выходом устройства, выход первого элемента ИЛИ соединен с первым входом сумматора и первым входом двоичного умножител , второй вход которого соединен со входом первого параметра устройства, а выход соединен со вторым входом сумматора, третий вход которого соединен со входом управлени знаком суммировани устройства, выход сумматора соединен :: третьим входом второго элемента ИЛИ, третий вход второго блока элементов И подключен к входу второго параметра устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 487398, кл G Об F 7/20, 1973. 0 trigger also to the second INPUT of the first element I, the output of which is connected to the prohibitory input of the key / the first and second inputs of the first and second blocks of the elements AND are combined and connected to the outputs of the lower bits of the counter, and the third input of the first block of elements AND is connected to the outputs of the higher bits of the counter / output of the first block of elements AND and the output of the second element AND are connected to the inputs of the first element OR, the first input of the second element AND is connected to the output of the lower digit of the counter, the output of the second block of elements And Yuechen to the first input of the second element OR, the second input of which is connected to the output of the comparison circuit, and the output is the output of the device, the output of the first element OR is connected to the first input of the adder and the first input of the binary multiplier, the second input of which is connected to the input of the first parameter of the device and the output is connected to the second input cywaTOpa, the third output of which is connected to the control input with the device summation sign, the output of the adder is connected to the third input of the second element OR, the third input of the second block of elements And the connection It is connected to the input of the second device parameter. FIG. 1 is a diagram illustrating the operation of the device; in fig. 2 is a block diagram of the device. The device comprises a pulse generator 1, a key 2, a code comparison circuit 3, a counter 4, blocks 5 and 6 of elements AND, zemznt And 7, element 8, binary multiplier 9, adder 10, element OR 11, trigger 12, element And 13, input 14 Start-up of the device, inputs 15 and 16 of entering the zero and current value of the input variable, input 17 of the unit level, input 18 of control of the summation sign, inputs 19 and 20 of the input of the first and second parameters J inputs 21 and 22 (respectively) of zero and the current value input variable, you move the device. The number of bits of a block of 5 circuits And is equal to the number n of the most significant bits of the counter 4. The number of bits of the rows of block b of the circuits And is equal to the number of (lo-v-H), where lO is the factor of discreteness in the input variable; b - the second parameter of the reproduced dependence. The size of the code matching circuit 3 is equal to the size of the counter 4, which acts as the counter of the second binary multiplier of the known device. The device works as follows. At input 15, a code is set for a zero value of the input variable corresponding to the zero value of the transducer frequency, which must be subtracted from the measurement result, which is accomplished by blocking the OR element 11 for the period of processing the section of the Oh-x characteristics by the zero signal from the zero flip-flop 12. On buses 16, a code of the current value of the frequency converter is set. When a signal is sent to bus 14, key 2 is applied and pulses are fed to the input of counter 4. In the first approximation area, the derivative of the reproduced function at azg1-bx + c is equal to p b (if the input variable is zero), therefore, in the first section of the approximation, at output 23 the device must receive a pulse sequence from the outputs of the block b of the elements And, and reduced to the desired scale by the binary multiplier 9, which is blocked by a zero signal from the zero output of the trigger 12. In the second and subsequent sections of the approximation To the pulse sequence (equivalent to C), the sequence from the output of binary multiplier 9 (equivalent to ah) is added. Thus, from the output of the adder 10 pulses comes the component ah, and from the output of the block AND 6 - the component bx. When the number of pulses equal to Kd10 arrives at the counter, the output of the comparison circuit 3 is a signal that the output of the output element And 13 is prohibited by a zero signal from the zero output of trigger 12, which switches on the falling edge of the signal from the output of circuit 3. the OR 11, -a element is also connected to the inputs of circuit 3, inputs 16 of entering the code of the current value of the input variable, and the device runs a section of characteristic xx (Fig. 1), at the moment of termination of which, from the output of circuit 3, the signal that goes to the output of the element And 13 and locks the key 2 blunt. The operation of the device ends here, and its output 23 receives the number of pulses linearly related to the measured parameter N kp. When preparing the device for operation, it can turn out that the calculated value The coefficient cd ,, whose code is set at input 19, will be greater than one. In the known device to bring the coefficient to to the value of a smaller unit, a divider is introduced. In the proposed implementation of the coefficient, 41 is carried out using an adder of 10 pulses set to the 5umming mode with a single signal at: input 18. In this case, the transmission coefficient at the output of the adder of 10 pulses is equal to -N + N −k N & where, where N and N, is the number of pulses at the input and output of the adder 10 pulse In this case, the transfer coefficient contains the integer part (output sequence OR element 8, equal to one, and fractional part (output sequence of binary multiplier 9), equal to 2. If the calculated value KQ will be less than one, then input 18 sets a zero signal, blocking the adder 10 on the first input, as a result of which the transfer coefficient on the output of the adder 1 pulses is equal to Cd. Invention formula A device for reproducing quadratic functions containing a counter, a key, the first the input of which is connected to the output of the pulse generator, the second input is connected to the input of the device, and the output to the counter input, the elements OR, a binary multiplier, characterized in that, for the sake of simplification, it contains the first and second the first and second blocks of the elements are And, the adder, the comparison circuit, the first group of inputs of which is connected to the bit outputs of the counter, the second and third groups to the groups of inputs of the zero variable and the current values of the input variable, respectively, and the stroke to the first input of the first element Both the trigger input whose outputs are connected to the control inputs of the comparison circuit, the zero output of the trigger is also connected to the second input of the first element AND whose output is connected to the prohibitive input of the key, the first and second inputs of the first and volts and the third input of the first block of elements AND is connected to the output of the most significant bits of the counter, the output of the first block of elements AND and the output of the second element AND are connected to the inputs of the first element OR, the first input of the second element And is connected to the low-bit output of the counter, the output of the second block of AND elements is connected to the first input of the second OR element, the second input of which is connected to the output of the comparison circuit, and the output is the device output, the output of the first element OR is connected to the first input of the adder and the first input of the binary multiplier, the second input of which is connected to the input of the first parameter of the device, and the output is connected to the second input of the adder, the third input of which is connected to the control input of the summation sign of the device, the output of the adder is connected :: by the third input of the second element OR, the third input of the second block of elements AND is connected to the input of the second parameter of the device. Sources of information taken into account in the examination 1. USSR author's certificate number 487398, CL G F F 7/20, 1973.
2.Авторское свидетельство СССР о за вке № 2497763/24,кл,G 06 F 7/38, 1978 .(прототип) .2. USSR author's certificate of application No. 2497763/24, class G 06 F 7/38, 1978 (prototype).
S0Z1 2iCf2-f S0Z1 2iCf2-f
ЧГ ii И IsfFg ii and isf
2222