SU840745A1 - Устройство дл подавлени помехпРи цифРОВОй пЕРЕдАчЕ иМпульСНОйпОСлЕдОВАТЕльНОСТи - Google Patents

Description

Изобретение относитс  к импульсно технике и предназначено дл  селекции импульсной последовательности в услови х воздействи  кратковременных помех, например, в измерительных услови х . Известно устройство допускового контрол  временных интервалов между импульсами, содержащее блок управлени , счетчик, схекш, формирующие начало и конец строба, инвертор, триггер строба и выходную схему совпадени , определенньи образом соединенны между собой 1. Недостаток такого устройства состоит в том, что короткий единичный импульс помехи воспринимаетс  как на чало или конец контролируемого временного интервала , а короткий нулево импульс помехи во врем  действи  рабочего импульса воспринимаетс  как интервал импульсами. Известно также устройство дл  подавлени  помех при цифровой передаче импульсной последовательности, содержащее врем задающий каскад, соединенный с первым входом логического элемента ИЛИ, выход которого через инвертор подключен к первому входу выходного логического элемента И р . Однако KpaTKOBpeMeHttiie помехи по управл ющему входу нарушают правильное функционирование устройства, а наличие звена задержки и дифференциального звена ограничивают возможности егр применени . Кроме того, устройство не контролирует интервал между импульсами. Цель изобретени  - повышение помехозащищенности и расширение функциональных возможностей устройства. Поставленна  цель достигаетс  тем, что в устройство подавлени  помех при цифровой передаче импульсной последовательиости , содержащее врем задаюощй каскад, соединенный с первым входом логического элемента ИЛИ, выход которого через инвертор подключен к

первому входу выходного логического элемента И, введены четыре триггера, инвертор и п врем задающих логических элементов И, входами подключенных к первому выходу врем задающего каскада, выходы врем задающих логических элементов И соединены с -ми входами логического элемента ИЛИ, выход которого подключен к 3 , С и К - входам первого триггера,

выход первого триггера подключен к входу врем задающего каскада, R - входы первого и второго триггеров соединены между собой, а S -вход первого триггера подключен к выходу логического элемента И, один из входов которого подключен к выходу третьего триггера и к 3 -входу второго триггера, а второй вход логического элемента И соединен с клеммой тактовых импульсов , с С-входами второго, третьего и четвертого триггеров и с К-входами третьего и четвертого триггеров, у которых через инвертор соединеньг R-входы, выход четвертого триггера

подключен к К-входу второго триггера , пр мой выход которого пoдклю leн, к (+1)-ым входам второго (l-З) и (l-n)-ro врем задаюищх элементов И и к П-входу четвертого триггера,

а инверсный выход второго триггера подключен к второму входу выходного логического элемента И, к Л -входу третьего триггера и к первым входам 1-2, (1-п) -1 и (1-п)-2 врем задающих логических элементов И,

На фиг. 1 приведена принципиальна  схема устройства; на фиг. 2 - временна  диаграмма.

Устройство содержит выходные логические элементы И 1-1, 1-2,,.., (1-п) (1-п)2, (1-п)-3 и (1-п)-4 , инверторы 2 и 3, триггеры 4врем задающий каскад 8, логический элемент tLTM 9.

В исходном состо нии на входной клемме 10 присутствует нулевой сигнал , прицудительно устанавливающий триггеры 6 и 7 в нулевое состо ние. Нулевой сигнал на выходе триггера 6 устанавливает счетчик 8 в нулевое состо ние и запрещает его переключение . Логические элементы 1-1, 1-2, 1-3,..., (l-n)-l, (1-п)-2, (1-п)-3 и (1-п)-4 закрыты, причем на их

выходах присутствуют единичные сигналы , на выходе логического элемента ИЛИ 9 - нулевой сигнал и на выходе

инвертора 3 - нулевой сигнал, запрещающий работу выходного логического элемента И 1-1, на выходе устройства присутствует единичный сигнал. Входной сигнал на шине 11 принудительно устанавливает триггер 5 в нулевое состо ние, логический элемент И (1-п)-3 закрыт, на выходе его - единичный сигнал.

Так как на выходе инвертора 2 присутствует единичный сигнал, разрешено переключение триггера 4, у которого на выходе - нулевой сигнал. По сигналу очередного тактового импульса на клемме 12 триггер 4 переключаетс  в нулевое состо ние (если до этого оп бьш в нулевом, то это состо ние подтверждаетс ), а по спаду каждого последующего-тактового импульса подтверждаетс  его нулевое состо ние . Триггер 7 не переключаетс  даже после сн ти  сигнала начальной установки , так как на его 3 и К-входе - нулевые сигналы. После сн ти  сигнала начальной установки на входах триггеров 6 и 7 присутствует единичный сигнал, разрешающий переключение этих триггеров, но они не переключаютс , так как нет соответствующих управл кмцих сигналов.

Пусть на устройство, наход щеес  в исходном состо нии, воздействует импульс входной последовательности, имеющий некоторую длительность, значение которой может измен тьс  от минимального до максимального. Минимальна  длительность рабочего импульса 13 (фиг. 2) равна длительности отрезка 14, а максимальна  - длительности отрезка 15. Единичный сигнал на входе устройства принудительно удерживает, триггер 4 в нулевом состо нии и разрешает переключение триггера 5.

Так как на 3 - входе триггера 5 присутствует единичный сигнал, топо спаду первого пришедшего тактового импульса происходит переключение триггера 5 в единичное состо ние. Второй тактовый импульс проходит через логический элемент И (1-п)-3 , на выходе которого присутствует нулевой сигнал который поступает на S-БХОД триггера 6, переключа  его в единичное состо ние . По спаду второго тактового импульса происходит также переключение триггера 5 в счетном режиме в нуле ,вое состо ние, а триггер 7 переключаетс  в единичное состо ние, так ка на его 3 -входе присутствует единичный сигнал а на К-входе - нулевой| после чего на J -входе триггера 5 устанавливаетс  нулевой сигнал, и каждый последуклций тактовый импульс подтверждает нулевое состо ние триггера 5. Пусть на устройство, наход щеес  в исходном состо нии, воздействует импульс, который совпадает со спадом тактового импульса. Триггер 5 перекл чаетс  в единичное состо ние, но до прихода очередного тактового импульса импульс заканчиваетс , поэтому триггер 5 возвращаетс  в нулевое состо ние. Таким образом, кратковременный импульс единичной помехи вызьшает кратковременное переключение триггера 5, после чего этот триггер возврап1аетс  в исходное состо ние. После того, как триггер 6 перекл читс  в единичное состо ние, разрешаетс  работа счетчика 8, Если длительность первого импульса последова- 25 рые

тепьности больше максимально возможной (отрезок 15), то на выходе логического элемента И (l-n)-3 по вл етс  импульс, который приводит счетчик 8 в исходное состо ние, так как 30 в данном случае длительность пришедшего импульса велика, т.е. он не  вл етс  рабочим.

После окончани  импульса 13 разрешаетс  переключение триггера 4, и 35 по спаду первого пришедшего тактового импульса происходит переключение триггера 4 в единичное состо ние. По спаду второго тактового импульса происходит переключение триггера 4 в нулевое состо ние (в счетном режиме) и переключение триггера 7 в нулевое состо ние. Если на устройство воздейс вует кратковременна  нулева  помеха (импульс 16), то она может вызвать временное переключение триггера 4 в единичное состо ние, затем он возвращаетс  в нулевое состо ние по окончании воздействи  помехи. Аналогично логические элементы (и 1-п) и (l-n)-l предназначены дл  отслеживани  длительности временного интервала между импульсами. Если длительность временйого интервала между импульсом 13 и импульсом 17 меньше заданной, то на выходе логического элемента (l-n) по вл етс  импульс 18 привод щий устройство в исходное сосИ , осуществл етс  из условий необходимой точности и с учетом задержек фронта и спада импульса 21 на выходе устройства относительно импульса на входе устройства. При этом следует учитывать, что при повышении точности, т.е. при увеличении тактовой частоты, устройство может подавл ть помехи меньшей длительности.

Claims (2)

1. Формула изобретени 

   Устройство дл  подавлени  помех то ние. Если же длительность интервала между импульсами больше заданной , то логический элемент И(1-п)-1 выдаст импульс 19, который приводит устройство в исходное состо ние. Если последовательность входных импульсов состоит из нескольких импульсов различной длительности с различными интервалами между ними, то продолжа  наращивать число логических элементов И, можно добитьс  контрол  за достаточно сложной формой входного сигнала. Логический элемент И(1-п) срабатывает в момент 20, т.е. тогда, когда импульсна  последовательность должна закончитс , но если входной импульс еще не закончилс , то на выходе сигнал не. по витс . Это означает , что длительность последнего импульса входной последовательности больше заранее выбранной величины. Выбор временных интервалов, закоторыми устройство осуществл ет слежение , т.е. числа импульсов, на котонастроены все логические элементы при цифровой передаче импульсной последовательности, содержащее врем задакщий каскад, соединенный с первым входом логического элемента ИЛИ, выход которого подключен через инвертор к первому входу выходного логического элемента И, отличающее с   тем, что, с целью повышени  помехозащищенности и расширени  функциональных возможност-ей, в него введены четьфе .триггера, инвертор и П врем задающих логических элементов И, входами подключенных к первому выходу врем задающего каскада, выходы врем задающих логических элементов И соединены с 1 -ми входами логического элемента ИЖ, выход которого подключен к 3 , С и К - входам первого триггера, выход первого триггера подключен к входу врем задающег каскада, R-входы первого и второго триггеров соединены между собой, а S-вход первого триггера подключен к выходу логического элемента И, один из входов которого подключен к выходу третьего триггера и ко U-входу второго триггера, а второй вход логического элемента И соединен с клем мой тактовых импульсов, с С-входами второго, третьего и четвертого триггеров и с К-входами третьего и четвертого триггеров, у которых через инвертор соединены R-входы, выход четвертого триггера подключен к К-вх ду второго триггера, пр мой выход

   {1-n)it 5 которого подключен к (1+1)-ым входам второго, (1-3) и (l-n)-ro врем задающих элементов И и к О -входу четвертого триггера, а инверсный выход второго триггера подключен к второму входу выходного логического элемента И 3 -входу третьего триггера и к первым входам 1-2, {l-n)-l и (1-п)2 врем задающих логических элементов И. Источники информации, прин тые во внимание при экспертизе 1 . Авторское свидетельство СССР №457731, кл. Н 03 К 5/20, 1974.
2. 2. За вка ФРГ № 2358915, кл. Н 03 К 5/13, 1975.

   Jfe

   J3

   n

   ц

   Фиг.2