SU817976A1 - Device for control of thyristorized pulse-width converter - Google Patents
Device for control of thyristorized pulse-width converter Download PDFInfo
- Publication number
- SU817976A1 SU817976A1 SU792723563A SU2723563A SU817976A1 SU 817976 A1 SU817976 A1 SU 817976A1 SU 792723563 A SU792723563 A SU 792723563A SU 2723563 A SU2723563 A SU 2723563A SU 817976 A1 SU817976 A1 SU 817976A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- counter
- output
- bits
- converter
- input
- Prior art date
Links
Landscapes
- Dc-Dc Converters (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ТИРИСТОРНЫМ ШИРОТНО-ИМПУЛЬСНЫМ ПРЕОБРАЗОВАТЕЛЕМ(54) DEVICE FOR CONTROLLING THYRISTOR LATER-PULSE CONVERTER
Насто щее изобретение относитс к электротехнике , в частности к преобразовательной технике, и может быть использовано дл модул ции импульсов управлени тиристорных широтно-импульсных преобразователей посто нного тока дл электроприводов посто нного тока.The present invention relates to electrical engineering, in particular, to converter technology, and can be used to modulate the control pulses of thyristor DC-DC converters for DC electric drives.
Известно устройство дл дискретного управлени преобразовател ми, содержащее задающий генератор, счетчик и дешифратор.A device for the discrete control of converters is known, comprising a master oscillator, a counter, and a decoder.
Это устройство предназначено дл дискретного управлени однофазным или многофазными преобразовател ми 1.This device is intended for discrete control of single-phase or multi-phase converters 1.
Наиболееблизким по технической сущности к предлагаемому вл етс устройство, обеспечивающее стабильность ступенчатого изменени относительной задержки времени между импульсами управлени ТППТ, содержащее задающий генератор, ш-разр дный двоичный тактовый счетчик, дешифратор с двум входами, реверсивный гп-разр дный счетчик управлени , управл емый пультом управлени (в общем случае последние два узла представл ют собой преобразователь задани в двоичный код), и выходные усилители сдвигаемой и несдвигаемой последовательности импульсов. Выход задающего генератора св зан с тактовым входом двоичного тактового счетчика, разр дные выходы которого св заны соответственно с разр дами первого входа дешифратора , разр ды второго входа которого соединены с выходами реверсивного счетчика . Выходной усилитель несдвигаемой последовательности св зан с одним из выходов двоичного тактового счетчика, а выходной усилитель сдвигаемой последовательности импульсов св зан с выходом дешифратора 2.The closest in technical essence to the present invention is a device that ensures the stability of a step change in the relative time delay between the control pulses of a DCFB, comprising a master oscillator, a w-bit binary clock counter, a two-input decoder, a reversible control hc-bit control counter. controls (in general, the last two nodes are a binary code transducer), and the output amplifiers of the shifted and unshifted sequence pulses. The output of the master oscillator is associated with a clock input of a binary clock counter, the bit outputs of which are associated respectively with the bits of the first input of the decoder, the bits of the second input of which are connected to the outputs of the reversible counter. The output amplifier of the non-shifting sequence is connected to one of the outputs of the binary clock counter, and the output amplifier of the shifted pulse sequence is connected with the output of the decoder 2.
Основным недостатком этого устройства вл етс то, что плавность дискретного peгулировани скважности зависит от параметров элементов тиристорного преобразовател и ограничиваетс частотой коммутации преобразовател . В некоторых случа х увеличение плавности регулировани достигаетс уменьшением частоты коммутации преобразовател ,что приводит к увеличению пульсации тока активно-индуктивной нагрузки преобразовател , тем самым и к уменьшению КПД преобразовател .The main disadvantage of this device is that the smoothness of the discrete control of the duty cycle depends on the parameters of the elements of the thyristor converter and is limited by the switching frequency of the converter. In some cases, an increase in the smoothness of regulation is achieved by reducing the switching frequency of the converter, which leads to an increase in the current ripple of the active-inductive load of the converter, thereby reducing the efficiency of the converter.
Цель изобретени - увеличение плавности дискретного регулировани . Поставленна цель достигаетс тем, что устройство снабжено гп-разр дным регистрсчетчиком в сторону старшего разр да, формирователем импульсов управлени регистрсчетчиком и маломощных импульсов управлени гашениемТППТ, формирователем длительности импульсов управлени отпиранием ТППТ, а т-разр дный двоичный тактовый счетчик снабжен 1 младшим и старшим разр дами, преобразователь задани снабжен младшим разр дом, причем т-разр ды второго входа дешифратора через т-разр дный регистр-счетчик св заны соответственно с выходами старших m разр дов преобразовател задани , вход последнего св зан с входом устройства, а выходы всех (т + 1) разр дов преобразовател задани и выходы всех (1 + ш + 1) .разр дов двоичного тактового счетчика .св заны с входами формировател импульсов управлени , один выход которого св зан с входом управлени регистр-счетчика, а второй выход св зан с одним выходом устройства, с другим же выходом устройства через формирователь длительности св зан выход двухвходового дешифратора .The purpose of the invention is to increase the smoothness of discrete control. The goal is achieved by the fact that the device is equipped with a gp-bit register in the direction of the higher bit, a driver for controlling the register with a meter and low-power control signals for CTPT, a driver for controlling the duration of the control for unlocking the CTPT, and a t-bit binary clock counter with 1 junior and a senior clock counter for 1 min. dami, the task converter is supplied with a low-order bit, and the t-bits of the second input of the decoder through the t-bit register-counter are associated respectively with the higher-order outputs x m bits of the task converter, the input of the latter is connected to the device input, and the outputs of all (t + 1) bits of the converter of the task and outputs of all (1 + w + 1) bits of the binary clock counter. are associated with the inputs of the pulse driver control, one output of which is connected to the control input of the register-counter, and the second output is connected to one output of the device, and the output of the two-input decoder is connected to the other output of the device through the duration generator.
На чертеже представлена структурна схема устройства.The drawing shows a block diagram of the device.
Устройство содержит задающий генератор 1, (1 + m + 1)-разр дный двоичный тактовый счетчик 2, гп-разр дный дешифратор 3 с двум входами (т + 1)-разр дный преобразователь 4 задани в двоичный код, т-разр дный регистр-счетчик 5 в сторону старшего разр да, формирователь 6 импульсов управлени , регистр-счетчиком 5 и маломощных импульсов управлени гашением ТППТ, формирователь 7 длительности импульсов управлени отпиранием ТППТ, входной вывод 8 и выходные выводы 9 и 10.The device contains a master oscillator 1, (1 + m + 1) -bit binary clock counter 2, gp-bit decoder 3 with two inputs (t + 1) -discharge converter 4 tasks in binary code, t-bit register - counter 5 in the direction of the higher bit, driver 6 for control pulses, register counter 5 and low-power pulses for control of the DCFL, driver 7 for the duration of pulses for the control of the TCFL, input terminal 8 and output pins 9 and 10.
Выход задающего генератора 1 св зан с тактовым входом двоичного счетчика 2, выходы средних m разр дов которого соответственно св заны с m разр дами одного входа дешифратора 3 m разр ды второго входа дешифратора 3 соответственно св заны с m разр дами выхода регистр-счётчика 5, разр дные входы которого соответственно св заны с m старшими разр дами преобразовател 4 задани . Вход преобразовател 4 задани св зан с входным выводом 8 устройства, а выходы (т + 1) разр дов преобразовател 4 и (1 + т4- 1) разр дные выходы тактового счетчика 2 св заны с входами формировател 6. Один выход формировател 6 св зан с входом управлени регистр-счетчика 5, а другой выход формировател 6 с выходным выводом 9 устройства , выходной вывод 10 устройства через формирователь 7 длительности св зан с выходом дешифратора 3.The output of the master oscillator 1 is associated with a clock input of a binary counter 2, the outputs of the middle m bits of which are respectively associated with the m bits of one input of the decoder 3 m bits of the second input of the decoder 3 respectively are associated with m bits of the output of the counter counter 5, the bit inputs of which are respectively associated with the m most significant bits of the converter 4 tasks. The transducer input 4 of the task is connected to the input output 8 of the device, and the outputs (m + 1) of the transducer bits 4 and (1 + m4-1) the bit outputs of the clock counter 2 are connected to the inputs of the ramp 6. One output of the ramp 6 is connected with the control input of the register-counter 5, and another output of the imaging unit 6 with the output terminal 9 of the device, the output output 10 of the device through the imaging unit 7 of the duration associated with the output of the decoder 3.
Устройство работает следующим образом .The device works as follows.
. При подаче выходных импульсов задающего генератора на тактовый вход двоичного счетчика 2 на разр дных выходах последнего по вл ютс импульсы, причем частота повторени импульсов данного разр да в два раза больше частоты импульсов последующего разр да. Выходные импульсы от средних m разр дов счетчика 2 подаютс на соответствующие разр ды одного входа дещифратора 3. В соответствии с состо нием регистр-счетчика 5, выходные импульсы которого подаютс на разр ды второго входа дешифратора 3, на выходе дешифратора 3 по вл ютс импульсы с частотой (1 + т)-го разр да двоичного счетчика 2 и длительностью. When the output pulses of the master oscillator are applied to the clock input of the binary counter 2, the pulses appear on the discharge outputs of the latter, and the pulse repetition frequency of this bit is twice as large as the frequency of the next discharge pulses. The output pulses from the average m bits of counter 2 are applied to the corresponding bits of one input of de-selector 3. In accordance with the state of register-counter 5, the output pulses of which are fed to the bits of the second input of decoder 3, the output of decoder 3 appears frequency (1 + t) -th bit of binary counter 2 and duration
Та ГТ 2 Ра-Т,Ta GT 2 Pa-T,
У - скважность регулировани ; Y is the adjustment ratio;
где Т - период повторени импульсов на выходе (I + т)-го , разр да двоичного счетчика 2; ,2,...,)-состо ние регистр-счетчикаwhere T is the pulse repetition period at the output of the (I + m) -th, bit of the binary counter 2; , 2, ...,) - register-counter state
в течение периода Т. Конец выходных импульсов дешифратора 3 совпадает с концом периода Т.during the period T. The end of the output pulses of the decoder 3 coincides with the end of the period T.
Формирователь 7 длительности от выходных импульсов дешифратора 3 формирует длительность маломощных импульсов управлени отпиранием преобразователей, начало которых совпадает с началом импульсов на выходе дешифратора 3 и попадает на выходной вывод 10 устройства.The shaper 7 of the duration of the output pulses of the decoder 3 generates the duration of low-power control pulses unlocking converters, the beginning of which coincides with the beginning of the pulses at the output of the decoder 3 and falls on the output terminal 10 of the device.
Задание (потенциал, угол или др.), действующее на входном выводе 8 устройства, преобразователем 4 задани преобразует , с в потенциалы (т + 1)-разр дного двоичного кода, в соответствий с которыми в начале периода Т и в течении времени тг Т формирователем 6 от выходных импульсов всех (1 + m -Ь 1) разр дов так-тового счетчика 2 последовательно формируютс маломощные .импульсы управлени гашением преобразовател , которые подаютс на выходной вывод 9 устройства, и импульсы управлени регистр-счетчиком 5 (импульсы управлени «уст. О, записи и счётным входом). Причем, если задание на выходе преобразовател 4 задани в двоичном коде четное число (т. е. вход младшего разр да «О) формирователем 6 импульсы управлени счетным входом регистр-счетчика 5 не формируютс , и в начале каждоQ го периода Т.в течение времени tiпроизводитс стирание и запись задани в регистрсчетчике 5 со старших m разр дов преобразовател 4 задани , следовательно на выходе дешифратора 3 по вл ютс импульсы с посто нной длительностью в соответствии с 5 состо нием старших m разр дов преобразовател 4 задани The task (potential, angle, etc.) acting on the input terminal 8 of the device, the transformer 4 tasks converts, c to potentials of (t + 1) -digit binary code, according to which at the beginning of the period T and during the time tg T shaper 6 from the output pulses of all (1 + m - l 1) bits of the watch counter 2 sequentially form low-power converter blanking control pulses, which are fed to the output terminal 9 of the device, and register-counter control pulses 5 Oh, write and counting by the entrance). Moreover, if the setpoint at the output of the converter 4, the binary code has an even number (i.e., the low-order input "O") of the shaper 6, the control pulses of the counting input of the counter-counter 5 are not generated, and at the beginning of each period T. ti, the task is erased and recorded in register counter 5 from the upper m bits of the converter 4 tasks, therefore, at the output of the decoder 3, pulses with a constant duration appear in accordance with the 5 state of the senior m bits of the converter 4 tasks
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792723563A SU817976A1 (en) | 1979-02-12 | 1979-02-12 | Device for control of thyristorized pulse-width converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792723563A SU817976A1 (en) | 1979-02-12 | 1979-02-12 | Device for control of thyristorized pulse-width converter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU817976A1 true SU817976A1 (en) | 1981-03-30 |
Family
ID=20809771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792723563A SU817976A1 (en) | 1979-02-12 | 1979-02-12 | Device for control of thyristorized pulse-width converter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU817976A1 (en) |
-
1979
- 1979-02-12 SU SU792723563A patent/SU817976A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3069322B2 (en) | Power control circuit and power control method | |
US8836396B2 (en) | PWM duty cycle synthesizer and method with adjustable corner frequency | |
JP5470765B2 (en) | Switching power supply circuit | |
JP2007013916A (en) | Signal generator | |
JP5697621B2 (en) | DC-DC converter and audio output device | |
TWI532303B (en) | Pulsewidth modulator (pwm)controller and method performed by pulsewidth modulation (pwm)controller | |
US7642876B2 (en) | PWM generator providing improved duty cycle resolution | |
JPH11150478A (en) | Pulse width modulator | |
JP4843041B2 (en) | Pulse signal generation with modulated duty cycle | |
TWI532323B (en) | Digital pulse width generator and generation method thereof | |
JPWO2009001653A1 (en) | Waveform processing circuit. | |
KR100373466B1 (en) | D / A converter | |
SU817976A1 (en) | Device for control of thyristorized pulse-width converter | |
JP2967577B2 (en) | Multi-channel pulse width modulation circuit | |
JP3277456B2 (en) | Power converter control device and control method thereof | |
KR100390384B1 (en) | Pulse width modulator and arbitrary frequency generator using pulse distribution technique | |
US6043619A (en) | Method and circuit arrangement for commutation of a multiple winding electric motor | |
JP2674648B2 (en) | Pulse width modulation signal generator | |
JPS6352808B2 (en) | ||
SU1483438A1 (en) | Multiphase pulsed voltage stabilizer | |
JP2002314424A (en) | Digital/analog converter circuit | |
SU904192A2 (en) | Device for discrete control of pulse-width dc converter | |
SU758463A1 (en) | Pulse-width modulator | |
JPS6324577B2 (en) | ||
KR940005143B1 (en) | Arrangement for starting digital servo motor |