Claims (2)
Изобретение относитс к вычиСлитальной технике и может быть использовано в арифметико-логических устройствах специализированных ЦАМ. Известны множительные устройства, содержащие регистры множимого и множител и сумматор частичных пре гзведений , снабженные цеп ми сдвига 1. Однако данные устройства обладают низким быстродействием. Наиболее близким к предлагаемому вл етс устройство, содержащее 2празр дный регистр множимого, снабженный цепью сдвига в сторону младших разр дов, п-разр дный регистр множител , снабженный цепью сдвига в сторону старших разр дов, шину разрешени образовани очередного частичного произведени , 2п-разр дный двоичный сумматор 2. Недостатком данного устройства вл етс низкое быстродействие, обусловленное быстродействием двоичного сумматора, которое при отсутствии средств ускорени переноса определ етс по формуле-to -ом 2п пер где to - общее врем суммирова - врем суммировани в одном разр де; задержка переноса в одном разр де. Цель изобретени - уменьшение времени выполнени умножени . Поставленна цель достигаетс тем, что в устройство дл умножени , содержащее 2п-разр дный сдвиговый регистр множимого, п-разр дный сдвиговый регистр множител , выход старшего разр да которого вл етс шиной разрешени образовани очередного частичного произведени , введены параллельный матричный сумматор накапливающего типа и группа дешифраторов, причем входы каждого дешифратора группы соединены cEogjm m 2 , ksX,,..,- , 1Где к - число единиц в коде множите (ЛЯ) соответствующих выходов регистра множимого, m выходов дешифраторов соединены с соответствующими входами параллельного матричного сумматора , шина разрешени образовани очередного произведени подключена к , управл юпэму входу параллельного ма тричного сумматора. : Введение указанных элементов позвол ет осуществл ть образование частичнш: произведений в Kojfe 1 из т, где cog ; п - группа дешифрируемыхразр дов множимого. Очевидно что в этом случае врем образовани одного частичного произведени определ етс по формуле , .« 2п где t .и - соответственно врем суммировани и задержка перено са в одном разр де параллельного мат ричного сукматора.При условии t,.|, tg и , что практически всегда выполн етс , устройство позвол ет уменьшить врем выполнени операции умножени примерно раз. На чертеже изображена структура предлагаемого множительного устройства . Устройство содержит 2п- разр дный регистр 1 множимого, снабженный цепь сдвига в сторону младших разр дов, п-разр дный сдвиговый регистр 2 множител , снабженный цепью сдвига в сторону старших разр дов, шину 3 раз решени образовани очередного частичного произведени ,параллельный матричный сумматор 4 накапливающего типа и группу дешифраторов 5, причем выходы регистра 1 подключены к входам дешифраторов 5, выходы дешифраторов 5 - к входам параллельного мат ричного сумматора 4, выход старшего разр да регистратора 2 подключен к шине 3 разреиюни , котора подключена к управл ющему входу парйллельного матричного сумматора 4. Работает устройство следующим образом . В каждом такте осуществл етс сдвиг множимого на один разр д влево и сдвиг множител на един разр д впр во. Двоичный код множител с регистра 1 подаетс на группу дешифраторов 5, с выхода которого на сумматор подаётс множимое, представленное в унитарном коде 1из m (m-ична система счислени ), причем на вход первого дешифратора группы подаетс Ogg m старших разр дов с регистра множимого. Выходы дешифратора представл ют собой стаЕ«1Шй разр д множимого представленного в коде 1 из m и т.д., а на вход последнего дешифратора группы подаетс Bog г m млад ших разр дов с регистра множимого, выходы которого представл ют собой младший разр д множимого, представленного в коде 1 из т, выходы дешифраторов группы соединены с соответствующими входами сумматора 4. В зависимости от содержимого старшего разр да регистра 2 множител по шине 3 разрешени подаетс либо не подаетс сигнал разрешени образовани очередного частичного произведени . В случае наличи указанного сигнала параллельный матричный сумматор 4 образует очередное частичное произведег;ие за врем t + пи ер Таким образом, введение в предлагаемое устройство группы дешифраторов и замена двоичного сумматора на параллельный матричный сумматор, работающий в унитарном коде 1 из го, позвол ет уменьшить врем выполнени операции умножени . Формула изобретени Устройство дл умножени , содержащее 2 п-разр дный сдвиговый регистр множимого, п-разр дный сдвиговый регистр множител , выход старшего разр да которого вл етс шиной разрешени образовани очередного частичного произведени , отличаю щеес тем,что,с целью уменьшени времени выполнени умножени ,в него введены параллельный матричный сумматор накапливающего типа и группа дешифраторов , причем входы каждого дешифратора группы соединены с Bog i ,..., -5 ) соответствующих выходов регистра множимого, т.выходов дешифраторов соединены с соответств5ющими входами параллельного матричного сумматора ,шина разрешени образовани очередного частичного произведени подключена к управл ющему входу паралельного матричного сумматора. Источники информации, прин тые во внимание при экспертизе 1.Каган .Б.М., Каневский М.И., Цифровые вычислительные машины и системы . М., Энерги , 1973, с. 328. The invention relates to the computational technique and can be used in arithmetic logic devices of specialized CAM. Multiplying devices are known that contain multiplier and multiplier registers and a partial pref ection adder equipped with a shift circuit 1. However, these devices have low speed. The closest to the present invention is a device containing a 2-bit multiplicative register, equipped with a lower-order shift circuit, a n-bit multiplier register, equipped with a higher-order shift circuit, the next partial generation product resolution bus, 2n-bit binary adder 2. The disadvantage of this device is the low speed due to the speed of the binary adder, which in the absence of means of transfer acceleration is determined by the formula-to-th 2n per where to — total summation time — summation time in one bit; transfer delay in one bit de. The purpose of the invention is to reduce the execution time of the multiplication. The goal is achieved by the fact that a parallel matrix accumulator of the accumulating type and a group are entered into a multiplying device containing a 2n-bit multiplier shift register, an n-bit shifting register of the multiplier, the output of the higher bit of which is the resolution bus of the formation of the next partial product. decoders, and the inputs of each decoder group are connected cEogjm m 2, ksX ,, .., -, 1 Where k is the number of units in the code multiply (LL) the corresponding outputs of the register multiplicand, m outputs of the decoders are connected to tvetstvuyuschimi matrix parallel inputs of the adder, the tire forming another product of the resolution is connected to the controlling input yupemu ma-symmetric parallel adder. : The introduction of these elements allows the formation of partial: works in Kojfe 1 of t, where cog; n is the group of interpretable multiplicands. It is obvious that in this case the time for the formation of one partial product is determined by the formula, "2n where t. And is, respectively, the summation time and the transfer delay in one bit of a parallel matrix sucmator. Under the condition t,. |, Tg and, almost always running, the device allows the multiplication time to be reduced approximately once. The drawing shows the structure of the proposed copying device. The device contains a 2p-bit register of 1 multiplier, equipped with a shift circuit towards the lower bits, an n-bit shift register 2 multiplier, equipped with a shift circuit towards the higher bits, bus 3 times the formation of the next partial product, parallel matrix adder 4 accumulating type and a group of decoders 5, the outputs of register 1 are connected to the inputs of the decoders 5, the outputs of the decoders 5 to the inputs of the parallel matrix adder 4, the output of the higher bit of the recorder 2 is connected to the bus 3 times which is connected to the control input of the parallel-matrix matrix adder 4. The device operates as follows. In each cycle, the multiplier is shifted by one bit to the left and the multiplier is shifted by one bit for the right. The binary code of the multiplier from register 1 is fed to the group of decoders 5, from the output of which the multiplicator is multiplied, represented in the unitary code 1 of m (m-ary number system), and the input of the first decoder of the group is supplied by the Ogg m most significant bits from the register of multiplicand. The outputs of the decoder are the stepE of the 1st multiplier of the multiplicand represented in code 1 of m, etc., and the input of the last decoder of the group is supplied with the Bog gm of the least significant bits from the register of the multiplicand, the outputs of which are the lowest bit of the multiplicand presented in code 1 of t, the outputs of the group decoders are connected to the corresponding inputs of the adder 4. Depending on the contents of the high bit of register 2, the multiplier on the resolution bus 3 is supplied or not the next partial generation signal is generated neither In the case of the presence of the specified signal, the parallel matrix adder 4 forms the next partial production; during the time t + pi, thus, introducing into the proposed device a group of decoders and replacing the binary adder with a parallel matrix adder, working in a unitary code of the first of the execution time of the multiplication operation. The invention of the Multiplication device, containing a 2 n-bit shift register of a multiplicand, a p-bit shift register of a multiplier, the output of which of the higher bit is a resolution bus for the next partial product, characterized by the fact that in order to reduce the multiplication time , a parallel accumulator of the accumulating type and a group of decoders are entered into it, and the inputs of each decoder of the group are connected to Bog i, ..., -5) the corresponding outputs of the register of the multiplicand, that is, the outputs of the decoder The connectors are connected to the corresponding inputs of the parallel matrix adder, the resolution bus for the formation of the next partial product is connected to the control input of the parallel matrix adder. Sources of information taken into account in the examination 1. Kagan. B.M., Kanevsky M.I., Digital computers and systems. M., Energie, 1973, p. 328.
2.Каган Б.М., Каневс.кий М.И. Цифровые вычислительные машины и системы , М., Энерги ., 1973, с. 329 (прототип).2. Kagan B.M., Kanevs. M.I. Digital computers and systems, M., Energie., 1973, p. 329 (prototype).