Claims (2)
Изобретение относитс к импульсной технике, в частности к устройствам дл преобразовани аналоговых сигналов в цифровой код. Известен аналого-цифровой -преобразователь , содержащий аналоговое запоминакнцее устройство, устройство сравнени , триггерный регистр, преобразователь напр жение-код, распределитель импульсов и триггер управлени 1 . Недостатком этого устройства вл етс то, что оно не обеспечивает контроль за превышением входным сигналом границ диапазона измерени аналого-цифрового преобразовател . Известен аналого-цифровой преобра soBaTeJib, содержащий распределитель синхропотенциалов, соединенный с триггерным регистром, выход которого через циф{)оаналоговый преобразова .тель соединен со входом блока сравне ни , триггер индикации с индикаторны устройств1ом, триггер пам ти, элемент совпадени , элемент ИЛИ и блок сброса ,, причем выход распределител ,соединенный с тригге зом старшего разр да регистра, подключен к единичному входу триггера пам ти, выход блока сравнени через элемент ИЛИ соедине с нулевым входом триггера пам ти, а выход распределител , соединенный с триггером младшего разр да, и выход триггера пам ти через элемент И соединены с единичньм входом триггера индикации, нулевой вход триггера пам ти через элемент ИЛИ и нулевой , вход триггера индикации соединены с выходом блока сброса 2J. Недостатками устройства вл етс то, что оно указывает превышение входным сигнале границ диапазона АЦП, однако не анализирует, какую границу, верхнюю или нижнюю, превысил входной сигнал, имеет большую динамическую погрешность ине реагирует на кратковременное превышение границы диапазона входным сигналом во врем преобразовани . Цель изобретени - снижение динамической погрешности преобразовани . Поставленна цель достигаетс тем, что в аналого-цифровой преобразователь , содержащий первый элемент И, блок сравнени , первый вход которого соединен через цифроаналоговый преобразователь с выходами триггерного регистра, управл ющий вход которого соединен с выходом блока сравнени . $ входы соединены с выходами распре делител синхропотенциалов,выход старшего разр да которого соединен с единичным входом триггера,при этом выход блока сброса соединен с нулевым входом триггера индикации превышени верхней границы диапазон . единичный выход которого соединен с первым входом блока индикации, введены аналоговый запоминающий бло второй, третий и четвертый элементы первый и второй триггеры пам ти, элемент НЕ, триггер индикации превы шени нижней границы диапазона, еди ничный выход которого соединен со вторым входом блока индикации, нуле вой вход соединен с выходом блокасброса и с нулевыми входами первого второго триггеров пам ти, а единичный вход соединен с выходом второго элемента И, первый вход которого соединен с первым вхЪдом третьего элемента И, единичным входом триггера и младшим разр дом распределител синхропотенциалов, второй вход соединен с нулевым выходом первого триггера пам ти, а третий вход с единичным выходом второго триггера пам ти, нулевой выход которого соединен со вторым входом .третьего эле мента И, а единичный вход соединен с выходом четвертого элемента И, пе вый вход которого соединен с первым входом первого элемента И и с единичным выходом триггера, а второй вход через элемент НЕ соединен с выходом блока сравнени и со вторым входом первого элемента И, выход которого соединен с единичным входом первого триггера пам ти, единич ный выход которого соединен с .треть входом третьего элемента И, выход которого соединен с единичным входом триггера индикации превышени верхней границы диапазона, при этом нулевой выход триггера соединен с пер вым входом аналогового запоминающег блока, .второй вход которого соедине с шиной входного сигнала, а выход со вторым входом блока сравнени . На фиг. 1 представлена структурна схема аналого-цифрового преобразовагец ; на фиг. 2 - временна диаграмма работы аналого-цифрового преобразовател . «Аналого-цифровой преобразователь содержит аналоговый запоминающий блок 1, блок 2 сравнени , триггерный регистр 3, цифроаналоговый преобразователь (ЦАП) 4, распределитель 5 синхропотенциалов, триггер б,элемент НЕ 7, первый, второй, третий и четвертый элементы И 8-11,первый и второй триггеры 12 и 13 пам ти, триггер 14 индикации превышени верхней границы диапазона, триггер 15 индикации превышени нижней границы диапазона, блок 16 индикации. блок 7 сброса, шина 18 входного сигнала. Устройство работает следующим образом. Сигнал с блока сброса устанавливает первый и второй триггеры 12 и 13 пам ти и триггеры 14 и 15 индикации превышени верхней и нижней границы уровн в нулевое состо ние. В начале преобразовани первым синхропотенциалом с выхода распределител синхропотенциалов триггер 6 устанавливаетс в единичное состо ние и сигнал, с нулевого выхода триггера б поступает на управл ющий вход аналогового запоминаки его блока 1. С приходом сигнала низ.кого уровн на управл ющий вход aнaлoJ oвый запоминающий блок 1 запоминает входную величину YO и хранит ее до конца преобразовани . . Если измер емый сигнал У„ к моменту начала преобразовател t находитс за верхней границей диапазона, то в течение всего времени преобразовани компенсационна величина Y будет меньше Y, при этом на выходе . блока 2 сравнени будет сигнал высокого уровн , который через первый элемент И 8 устанавливает триггер 12 пам ти в единичное состо ние, а триггер 13 пам ти остаетс в нулевом состо нии. При поступлении последнего синхропотенциала через третий элемент И 10 триггер 14 индикации превышени верхней границы диапазона устанавливаетс в единичное состо ние , сигнал с выхода триггера 14 поступает на вход блока 16 индикации . Если измер емый сигнал Y, к моменту начала преобразовани находитс за нижней границей диапазона, то в течение всего времени преобразовани компенсационна величина Y будет больше при этом на выходе блока 2 сравнени будет сигнал низкого уровн , который через четвертый элемент и 11 устанавливает второй триггер 13 пам ти в единичное состо ние , а первый триггер 12 пам ти остаетс в нулевом состо нии. При поступлении последнего синхропотенциала через второй элемент И 9, триггер 13 индикации превышени нижней границы диапазона устанавливаетс в единичное состо ние, сигнал с его выхода поступает на вход блока 16 индикации . Если измер емый сигнал Y к моменту начсша преобразовани tjo находитс в пределах диапазона измерени , то в момент начала преобразовани компенсационна величина Y, будет меньше измер емого сигнала Y , сиг-. нал на выходе блока 21 сравнени будет иметь высокий уровень до тех пор, пока при включении некоторого 1-ого разр да ЦАП компенсирующа величина станет больше измер емой величины УИ. В момент начала преобразовани триггер 13 будет находитьс в нулевом состо нии, а триггер 12 - в единичном состо нии.При включении i-oro разр да сигнал на выходе блока 2 сравнени будет имет низкий уровень и триггер 13 пам ти устанавливаетс в единичное состо ние , второй и третий элементы И 9 1И 10 окс1жутс запертыми и сигнал ошибки не вырабатываетс . При использовании АЦП в системах где требуетс поиск сигнала в больш диапазоне измерений, наличие индика ции превышени верхней или нижней границ диапазона повышает достоверность измерений. Формула изобретени Аналого-цифровой преобразователь содержащий первый элемент И, блок сравнени , первый вход которого сое динен через цифроаналоговый преобра зователь с Выходами триггерного регистра , управл ющий вход которого соединен с выходом блока сравнени , а входы соединены с выходами распре делител синхропотенциалов, выход старшего разр да которого соединен с единичным входом триггера, при этом выход блока сброса соединен с нулевым вводом триггера индикации превышени верхней границы диапазона , единичный выход которого соедин с первым входом блока индикации, отличающийс тем, что, с целью снижени динамической погрешности преобразовани , введены аналоговый запоминакэдий блок,второй третий и четвертый элементы И,первы и второй триггеры пам ти, элемент НЕ, триггер индикации превышени нижней границы диапазона, единичный выход которого соединен со вторым входом блока индикации, нулевой вход соединен с выходом блока сброса и с нулевыми входами, первого и второго триггеров пам ти, а единичный вход соединен с выходом второго элемента И, первый вход которого соединен с первым входсм третьего элемента И, единичным входом триггера, и младацим разр дом распределител синхропотенциалов, второй вход соединен с нулевым выходом первого триггера пам ти, а третий вход d единичным выходом второго триггера пам ти, нулевой выхдд которого соединен со вторым входом третьего элемента И, а единичный вход соединен с выходом четвертого элемента И, лервый вход которого соединен с первым входом первого элемента И и с единичным выходом триггера, а второй вход через элемент НЕ соединен с выходом блока сравнени и со вторым входом первого элемента И, выход которого соединен с единичным входом первого триггера пам ти, единичный выход которого соединен с третьим входом третьего элемента И, выход которого соединен с единичным входом триггера индикации превшцени верхней границы диапазона, при этом нулевой выход триггера соединен с первым (входом аналогового запоминавшего блока, второй вход которого соединен с шиной входного сигнала, а выход со вторым входом блока сравне- ни . Источники информации, прин тые во.внимание при экспертизе 1.Микроэлектронные цифроаналоговые и аналогово-цифровые преобразователи информации. Под ред. В.Б. Смолова . Л., Энерги , 1976, с. 315, рис. 11-1. The invention relates to a pulse technique, in particular, to devices for converting analog signals to a digital code. An analog-to-digital converter is known, which includes an analog storage device, a comparator, a trigger register, a voltage-code converter, a pulse distributor, and a control trigger 1. A disadvantage of this device is that it does not control whether the input signal exceeds the limits of the measuring range of the analog-to-digital converter. The soBaTeJib analog-to-digital converter contains a clock distributor connected to a trigger register, the output of which is through digital () analogue conversion. The receiver is connected to the input of the comparison block, the display trigger with the indicator devices 1, the memory trigger, the coincidence element, the OR element and the block reset, with the distributor output connected to the high register trigger, connected to the single memory trigger input, the output of the comparison unit through the OR element connected to the zero memory trigger input, and the output the distributor connected to the low-order trigger and the output of the memory trigger through the AND element are connected to the single input of the display trigger, the zero input of the memory trigger via the OR element and zero, the input of the display trigger are connected to the output of the reset unit 2J. The drawback of the device is that it indicates that the input signal exceeds the limits of the ADC range, but does not analyze which boundary, upper or lower, has exceeded the input signal, has a large dynamic error, and does not respond to the input signal during the conversion for a short time. The purpose of the invention is to reduce the dynamic error of conversion. The goal is achieved by the fact that the analog-to-digital converter containing the first element I, a comparison unit, the first input of which is connected via a digital-to-analogue converter with the outputs of a trigger register, the control input of which is connected to the output of the comparison unit. The inputs are connected to the outputs of the synchro-potential distributor, the high-end output of which is connected to a single trigger input, while the output of the reset unit is connected to the zero input of the trigger indicator indicating the upper limit of the range. the unit output of which is connected to the first input of the display unit, the analog storage unit of the second, third and fourth elements of the first and second memory triggers, the NOT element, the indication trigger above the lower limit of the range, the unit output of which is connected to the second input of the display unit, are entered the second input is connected to the output of the block reset and to the zero inputs of the first second memory trigger, and the single input is connected to the output of the second element And, the first input of which is connected to the first input of the third element And, single the trigger input and the low-order bit of the clock distributor, the second input is connected to the zero output of the first memory trigger, and the third input to the single output of the second memory trigger, the zero output of which is connected to the second input of the third And element, and the single input is connected to the output the fourth element And, the first input of which is connected to the first input of the first element And and to the single output of the trigger, and the second input through the element is NOT connected to the output of the comparison unit and to the second input of the first element And, the output of which dinene with a single input of the first memory trigger, the unit output of which is connected to the third input of the third element I, the output of which is connected to the single input of the trigger indicating the upper limit of the range, while the zero output of the trigger is connected to the first input of the analog storage unit,. the second input of which is connected to the input signal bus, and the output with the second input of the comparison unit. FIG. 1 shows the analog-digital converter circuit; in fig. 2 - timing diagram of the analog-to-digital converter. "Analog-to-digital converter contains analog storage unit 1, comparison unit 2, trigger register 3, digital-to-analog converter (D / A converter) 4, distributor 5 sync potentials, trigger b, HE element 7, first, second, third and fourth elements And 8-11, the first and second triggers 12 and 13 of the memory, the trigger 14 of the indication of an upper range upper limit, the trigger 15 of the indication of a lower limit of the range, the display unit 16. reset unit 7, input bus 18. The device works as follows. The signal from the reset unit sets the first and second triggers 12 and 13 of the memory and the triggers 14 and 15 of the indication that the upper and lower level boundaries are exceeded to the zero state. At the beginning of the conversion, the first sync potential from the output of the clock distributor trigger 6 is set to one and the signal, from the zero output of trigger b goes to the control input of the analog storage of its block 1. With the arrival of a low level signal to the control input of the analog storage unit 1 stores the input value YO and stores it until the end of the conversion. . If the measured signal "Y" by the time of the beginning of the converter t is above the upper limit of the range, then during the entire conversion time the compensation value Y will be less than Y, while the output will be. Comparison unit 2 will have a high level signal, which, through the first element 8, sets the memory trigger 12 to one, and memory trigger 13 remains in the zero state. When the last sync potential arrives through the third element AND 10, the trigger 14 for the indication of exceeding the upper limit of the range is set to one, the signal from the output of the trigger 14 is fed to the input of the display 16. If the measured signal Y, by the moment of the beginning of the conversion is beyond the lower limit of the range, then during the entire conversion time the compensation value Y will be greater and the output of the comparison unit 2 will be a low level signal, which through the fourth element and 11 sets the second trigger 13 of the memory in one state, and the first trigger 12 of the memory remains in the zero state. When the last sync potential arrives through the second element 9 and 9, the trigger 13 for indicating the excess of the lower limit of the range is set to one, the signal from its output goes to the input of the display unit 16. If the measured signal Y by the moment of the beginning of the conversion tjo is within the measuring range, then at the moment of the beginning of the conversion the compensation value Y will be less than the measured signal Y, sig-. The output of the comparator unit 21 will be high until the compensating value becomes larger than the measured value of the MD when a certain 1st bit DAC is turned on. At the start of the conversion, the trigger 13 will be in the zero state, and the trigger 12 will be in the single state. When the i-oro bit is turned on, the output signal of the comparator unit 2 will be low and the memory trigger 13 will be set to one, the second and third elements AND 9 1 and 10 ox1 are locked and the error signal is not generated. When using ADCs in systems where a signal search is required in a large measurement range, the presence of an indication that the upper or lower limits of the range are exceeded increases the measurement accuracy. Analog-to-digital converter containing the first AND element, a comparison unit, the first input of which is connected via a digital-to-analog converter to the Outputs of the trigger register, the control input of which is connected to the output of the comparison unit, and the inputs are connected to the outputs of the synchronous potential distributor output Yes, which is connected to a single trigger input, while the output of the reset unit is connected to a zero input trigger indicating that the upper limit of the range is exceeded, the single output of which is One with the first input of the display unit, characterized in that, in order to reduce the dynamic conversion error, an analog storage unit, a second third and fourth And elements, a first and second memory triggers, a NOT element, an upper limit display trigger, a single output which is connected to the second input of the display unit, the zero input is connected to the output of the reset unit and to zero inputs, the first and second memory triggers, and the single input is connected to the output of the second element And, the first input of which is one with the first input of the third element I, a single trigger input, and a low clock distributor, the second input is connected to the zero output of the first memory trigger, and the third input d is a single output of the second memory trigger, the zero output of which is connected to the second input of the third element And, and the single input is connected to the output of the fourth element And, the left input of which is connected to the first input of the first element And and to the single output of the trigger, and the second input through the element is NOT connected to the output of the comparison unit with the second input of the first element I, the output of which is connected to the single input of the first memory trigger, the unit output of which is connected to the third input of the third element I, the output of which is connected to the single input of the display trigger exceeding the upper limit of the range, while the zero output of the trigger is connected to the first (An input of an analog storage unit, the second input of which is connected to the input signal bus, and the output with the second input of the comparison unit. Sources of information taken into account in the examination 1. Microelectronic digital-analog and analog-digital information converters. Ed. V.B. Smolova. L., Energie, 1976, p. 315, fig. 11-1.
2.Авторское свидетельство СССР № 363202, кл. Н 03 К 13/08, 24.11.70.2. USSR author's certificate number 363202, cl. H 03 K 13/08, 11.11.70.
УХUH
r.r.
LJLj
LL
J IгJ Ig
(put. 2(put. 2
JJ