SU805177A1 - Устройство дл измерени скорости - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ СКОРОСТИ

Устройство дл  измерени  скорости относитс  к измерительной технике, в частности к устройствам измерени  линейной или угловой скорости и может быть применено в проведении научно-исследовательских и контрольно-испытательных работ, где требуетс  информаци  о максимальном и минимальном отклонении скорости от номинальной либо ее ошибка.

Известны устройства дл  контрол  скорости вращени , содержащие пороговые элементы либо индикаторы, сигнализирующие о моменте превышени  допустимой ошибки скорости ij. Недостатком этих устройств  вл етс  отсутствие численной информации фактического значени  ошибки скорости.

Известен также импульсньМ тахометр с запоминанием максимального значени  скорости, который содержит генератор импульсов, программируелме делители дешифраторй, блок цифровой индикации, накапливающие регистры (элементы пам ти), цифровой компаратор и элементы переключени  2.

Недостатком этого устройства  вл етс  отсутствие информации о экстремальном значении ошибки ско:рости , что не позвол ет использовать при отработке систем автоматического управлени .

Цель изобретени  - измерение экстремальной ошибки скорости.

Цель достигаетс  тем, что в устройство измерени  скорости введены схема выделени  модул  ошибки скорости , состо ща  из первой схемы И, реверсивного счетчика первого компаo ратора и устройства ввода, схема выделени  максимальной ошибки скорости-, состо ща  из второго цифрового табло, второго дешифратора, второй и третьей схемы И, втоЕЮй оперативной пам ти,

5 второго счетчика и второго компаратора , и схема выделени  минимальной ошибки скорости, состо ща  из третьего цифрового табло, третьего дешифратора четвертой и п той схем И,

0 третьей оперативной Пс1м ти, третьего счетчика и третьего компаратора,причем тлход устройства ввода соединен с установочным входом реверсивного счетчика, потенциаль5 ные выходы которого подключены к первым входам первого компаратора , вторые входы которого соединены с вЬпсодами первой оперативной пам ти, выход равенства подключен к первому входу первой схемы И,а

выход неравенства соединен со входом направлени  реверсивного счетчика и со вторыми входами второй и четвертой схем И, первые входы которых подключены к счетному входу реверсивного счетчика и к выходу первой схемы И , второй вход которой подключен к выходу генератора импульсов,выход второй схемы И соединен со счетным, входом второго счетчика импульсов, потенциальные выходы которого подключены ко входам второй оперативной пам ти и к первым входам второго компаратора, вторые входы которого соединены со входами второго дешифратора и с выходами второй оперативной пам ти, а выход неравенства с первым входом третьей схемы И, выход которой подключен ко входу записи второй оперативной пам ти,выходы второго дешифратора соединены со вторым цифровым табло, выход четвертой схемы И соединен со счетным входом третьего счетчика импульсов, потенциальные выходы которого подключены ко входам третьей оперативной пам ти и к первым входам третьег компаратора, вторые входы которого соединены со входами третьего дешифратора и с выходами третьей оперативной пам ти, а выход неравенства с первымвходом п той схемы И,выход которой подключен ко входу записи третьей оперативной пам ти, выходы третьего дешифратора соединены с третьим цифровым табло, при этом вы .ход первого элемента задержки подключен ко входу сброса второго и третьего счетчиков импульсов и ко входу устройства ввода, выход второго элемента задержки соединен со вторыми входами третьей и п той схем И второй выход устройства ввода подключен ко входу сброса второй оперативной пам ти, а третий выход - ко входу сброса третьей оперативной пам ти .

На чертеже изображена структурна  схема устройства дл  измерени  скорости ..

Прибор содержит блок измерени  текущей скорости 1, схему выделени  модул  ошибки скорости 2, схему выделени  максимальной ошибки скорости 3 схему выделени  минимальной ошибки скорости 4. Блок измерени  текущей скорости 1 включает в себ  генератор импульсов 5, делитель частоты б, датчик скорости 7 формирователь импульсов 8, первый счетчик 9, первую схему оперативной пам ти 10, первый дешифратор 11, первое цифровое табло 12, первый элемент задержки 13,второй элемент задержки 14. Схема вьщелени  модул  ошибки скорости 2 включает в себ  первую логическую схе1лу и 15, реверсивный счетчик 16,первый компаратор 17, устройство ввода 18. Схема выделени  максимальной

ошибкискорости 3 включает в себ  второе цифровое табло 19, второй дешифратор 20, вторую логическую схему И 21, вторую схему оперативной пам ти 22, второй счетчик 23,второй J компаратор 24, третью логическую

схему И 25. Схема выделени  минимальной ошибки скорости 4 включает в себ  третье цифровое табло 26, треггий дешифратор 27, четвертую логиQ ческую схему И 28, третью схему оперативной пам ти 29, третий счетчик ,30, третий компаратор 31, п тую логическую схему И 32.

На чертеже и в тексте описани  прин ты следующие буквенные обозна5 чени :

п - .текуща  средн   скорость; MX - измер ема  скорость; nj - ожидаема  скорость; /дп/ - модуль ошибки скорости;

- максимальна  ошибка

скорости;

- минимальна  ошибка ско-лп

tnax рости ;

+й.п - текуща  наибольша  ошиб5ка скорости;

-дг - текуща  наименьша  ошибка скорости;

Ф - последовательность сигналов первого канала дат .Ччика скорости;

последовательность сигналов второго канала датчика скорости;

Фр - сигнал формировател  импульсов ;

Т - последовательность импульсов с эталонным периодом; Tj. - последовательность

импульсов сброса счетчиков ;

Tj - последовательность импульсов записи в оперативной пам ти; Т0 - период изменени  сигнала; Т - врем  задержки первого

элемента 13; Tj - врем  задержки второго

элемента 14;

Кф - коэффициент умножени  формировател  импульсов;

К - количество импульсов.за оборот датчика скорости;

R, - сигнал принудительного сброса пам ти минимальной ошибки скорости; R - сигнал принудительного

сброса, пам ти максимальной ошибки скорости.

Claims (2)

1. 0 При перемещении датчика скорости 7, вырабатываютс  сдвинутые по фазе две последовательности сигналов Ф и Ф. Сигналы Фf и Фу. имеют фазовый сдвиг Т(},/4, где , период 5 .изменени  сигнала Ф-f. Формирователь импульсов 8 вырабатывает последовательность импульсов Ф, синхронизированную с передними и задними фронтами сигналов Ф и Ф2. В формирователе 8 применена схема, синхронизирутча  полученную последователь ность импульсов от датчика 7 с частотой кварцевого генератора 5. Выходной сигнал формировател  Ф пост пает на счетный вход первого счетчи ка 9. Делитель частоты 6 образует последовательность импульсов с этал ным периодом Т. На выходе делител  частоты установлены первый 13 и второй 14 элементы задержки. Врем  задержки первого элемента 13 обо начим t 7 а второго 14 - , пр этом tr У/2:2.. На выходе первого элемента задержки 13 будут.формировать с  импульсы сброса счетчиков Т Т + ZT-f а на выходе второго элемента 14 - импульсы записи в оперативной пам ти Тз Т + Т.. Пр цип измерени  текущей средней скорости п состоит в том, что счетчи ком 9 за эталонное врем  Т будет по считано определенное количество импульсов , поступающих от датчика ско рости. По истечении времени Тд информаци , накопленна  счетчиком 9, переписываетс  в первую схему оперативной пам ти 10. Это информаци  дешифрируетс  первым дешифратором 11 и отображаетс  на цифровом табло 12, По истечению времени Т счетчик 9 устанавливаетс  в нуль и цикл измерени  повтор етс . Значение скорости п-р, отображаемое на цифровом индикаторе, можно записать в виде т к А Ф где п, - измер ема  скорость в об/с Кд - количество импульсов за оборот датчика скорости, Кф - коэффициент умножени  формировател , Т - эталонное врем  измерени  Из приведенной формулы очевидно, что дл  отображени  на индикаторе скорости п, выраженной в об/мин должно соблюдатьс  соотношение Кд-Кф-Т 60. В реверсивный счетчик 16 импульсами с периодом Т производитс  запись ожидаемой (или задан ной) скорости п„ через устройство ввода 18. Каждый период измерени  компаратором 17 производитс  сравне ние заданной п. и текущей п-|. скорос ти , информаци  о которой поступает от первой схемы оперативной пам ти 10. Если в результате сравнени  , то на выходе равенства компаратора образуетс  логическа  1. Выход равенства компаратора подключен к инвертирующему входу первой логической схемы И. Наличие на этом входе логической 1 не позвол ет пос тупать импульсам от генератора 5 на счетный вход реверсивного счетчика 16. Следовательно, дл  случа , когда n nj/An/ 0. Если в результате сравнени  , что Пу п то на выходе равенства компаратора образуетс  логический О, а на выходе неравенства ( ) логическа  1. Выход неравенства св зан со входом направлени  реверсивного счетчика 16.Следует отметить, что логическа  1 на входе направлени  реверсивного счетчика подготавливает операцию сложени , а логический О - операцию вычитани . Следовательно, в случае п 7/п, через схему И 15 на счетный вход реверсивного счетчика будут поступать импульсы до тех пор, пока на выходе равенство KOivinapaTOpa не устанавливаетс  логическа  1, т.е. дл  случа  п $ Пддп vO. Если в результате сравнени  Г( п, то на выходе равенства и неравенства компаратора 17 образуетс  логический 0. От схемы И 15 будут поступать импульсы на счетный вход реверсивного счетчика 16, уменьша  записанное в нем число до тех пор, пока на выходе равенства компаратора 17 не установитс  логическа  1. Таки-м образом, в случае п и п модуль дп также не равен нулю. Таким образом модуль ошибкч выдел етс  в виде импульсных сигналов на счетном входе реверсивного счетчика. Разделение модул  ошибки лп производитс  второй и четвертой схемой И (21 и 28) по сигналам неравенства от компаратора 17. Схема работает следующим образом . На счетный вход второго счетчика 23 поступают импульсы с выхода второй логической схемы И 21 в том случае, если /On/ г О и на выходе неравенства компаратора 17 имеетс  логическа  1. Накопленна  в счетчике 23 информаци  сравниваетс  компаратором 24 с информацией,записанной во второй схеме оперативной пам ти 22. Если в результате сравнени  + дп ё + ,ду, то на выходе неравенства компаратора 24 образуетс  логическа  1, разрешающа  запись информации во вторую схему оперативной пам ти 22. Запись информации производитс  импульсами Т через третью логическую схему И 25. В случае, когда +лп ,,, на выходе неравенства компаратора 24 образуетс  логический О и записи в оперативную пам ть 22 не происходит . Таким образом, схема оперативной пам ти 22 хранит информацию о максимальной ошибке скорости + Эта информаци  дешифрируетс  вторым дешифратором 20 и отображаетс  на втором цифровом табло 19. Схема измерени  минимальной ошибки скорости - лп,д работает аналогично вышеописанной схеме. В данной схеме на счетный вход третьего счетчика 30 поступают импульсы с выхода четвертой логической сехмы И 28 в том случае, если /й.п/ О и на выходе неравенства компаратора 17 имеетс  логический 0. Этот случай соответствует п - п -. В остальном работа схемы измерени  минимальной ошибки скорости - . не отличаетс  от работы схемы измерени  максимальной ошибки + . Дл  измерени  + и - лпуиан через некоторое врем  после начала -Общих измерений во вторую и третью схемы оперативной пам ти от устройства ввода 18 ввод тс  сигналы сброса R и Яд, позвол щие начать измере ние в любое удобное дл  исследовани  врем . Формула изобретени  Устройство дл  измерени  скорости содержащее блок измерени  текущей скорости, включающий в себ  генератор импульсов, датчик скорости,формирователь , делитель частоты, счетчик импульсов, схему оперативной пам ти, два элемента задержки,дешифратор и цифровое табло,о т л и ч а ю щ е е с   тем,что с целью измерени  экстремальной ошибки скорости,введены схема выделени  модул  ошибки ско рости, состо ща  из первой схемы И, реверсивного счетчика первого компаратора и устройства ввода, схема выделени  максимальной ошибки скорости состо ща  из второго цифрового табло второго дешифратора, второй и третье схемы И, второй оперативной пам ти, второго счетчика и второго компаратора , и схема выделени  минимальной ошибки скорости, состо ща  из третье го цифрового табло, третьего дешифратора , четвертой и п той схем И, третьей оперативной пам ти,третьего счетчика и третьего компаратора,причем выход устройства ввода соединен с установочным входом реверсивного счетчика, потенциальные выходы котороге подключены к первым входам первого компаратора, вторые входы которого соединены с выходами первой опе ративной пам ти, выход равенства ком паратора подключен к первому входу первой схемы И, а на выход неравенства его соединен со входом направле-ни  реверсивного счетчика и со вторыми входами второй и .четвертой схем И, первые входы которых подключены к счётному входу реверсивного счетчика и к выходу первой схемы И, второй вход которой подключен к выходу генератора импульсов, выход второй схемы И соединен со счетным входом второго счетчика импульсов, потенциальные выходы которого подключены ко входам второй оперативной пам ти и к первым входам второго компаратора, вторые входы которого соединены со входами второго дешифратора и с выходами второй оперативной пам ти, а выход неравенства компаратора с первым входом третьей схемы И выход которой подключен ко входу записи второй оперативной пам ти, выход второго дешифратора соединен со вторым цифровым табло, выход четвертой схемы И соединен со счетным входом третьего счетчика импульсов, потенциальные выходы которого подключены ко входам третьей оперативной пам ти и к первым входам третьего компаратора , вторые входы которого соединены со входами третьего дешифратора и с выходами третьей оперативной пам ти, а выход неравенства с первым входом п той схемы И, выход которой подключен ко входу записи третьей оперативной пам ти, выходы третьего дешифратора соединены с третьим цифровым табло, при этом выход первого элемента задержки подключен ко входу сброса второго и третьего счетчиков импульсов и ко входу устройства ввода, выход второго элемента задержки соединен со вторыми входами третьей и п той схем И, второй выход устройства ввода подключен ко входу сброса второй оперативной пам ти, а третий выход ко входу сброса третьей оперативной пам ти. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР I 575568, кл. G 01 Р 3/48, 1977.
2. 2.Патент США № 3818342,кл. 324169 , 1974 (прототип).