Изобретение относитс к вычислительной технике, технике измерени и св зи и может быть использовано при моделировании слзд айных процессов, при построении генераторов случайных чисел дл цифровых вычислительны машин, имитаторов помех при испытании различной аппаратуры св зи. Известен датчик равноверо тностных двоичных цифр, содержащий источник шума, усилитель , формирователь, два вентил , триггер и интегрирующую схему, включенную в цепь обратной св зи с выхода датчика на источник щума 1. Известен также датчик равномерно распределенных случайных чисел, содержащий собственно датчик случайных чисел, регул тор по рога срабатывани , счетчик тактовых импульсов и выходной вентиль 2. Работа его основана на использовании стабвдизирующей обратной св зи, а отбор символов осуществл етс через некоторое 4i:cno тактов работы датчика. Известный датчик не в полной мере использует быстродействие составл ющих его элементов . Цель изобретени -- повышение быстродействи датчика. Дл достижени поставленной цели в известный датчик равноверо тных двоичных символов , содержащий суммирующий интегратор, элемент И, выход которого вл етс выходом датчика, вход которого соединен с первым входом элемента И и с тактируемым входом 3 -К-триггера, выход которого соединен с вторым входом элемента И, введены элемент ИЛИ, согласующий элемент и бистабильный элемент, выходы которого через элемент ИЛИ соединены со своими установочными входами, через суммирующий интегратор и согласующий элемент - со своим расшир ющим входом и непосредственно подключены к 3 и К входам3-К -триггера соответственно. На чертеже приведена блок-схема датчика. Датчик равноверо тных двоичных символов содержит генератор 1 случайной последовательности импульсов, зуммирутоишй интегратор 2, согласующий элемент 3, tJ-К-триггер 4, вход синхронизации которого вл етс входом 5 тактовых импульсов (ТИ) и элемент 6 И, причем, генератор 1 еостоит из двух элементов 7 и 8 ИЛИ-НЕ и элемента 9 ИЛИ. Элементы 7 и 8 ИЛИ-НЕ со своими взага ными св з ми образуют бистабильный элемент , оба входа которого соединены вместе ш подключены к выходу элемента 9. При установлении бистабильного элемента в транзитное состо ние 00 (по выходам элеме тов 7 и 8 соответственно) элемент 9 ИЛИ стремитс перевести его в устойчивое состо ние 01 или 10 и наоборот, при формир вании того или иного устойчивого состо ни бистабильного элемента , элемент 9 ИЛИ стре митс перевести его в транзитное состо ние. В момент по влени с выхода элемента 9 сигнала О бистабильный элемент переходит в одно из устойчивых состо ний и сигнал 1 устанавливаетс на выходе того элемента 7 или 8, скорость срабатывани которого в данный момент больша . После установлени одного из устойчивых СОСТОЯНИЙ бнстабильного элемента элемент 9 ИЛИ вновь переводит его в транзитное состо ние, затем он случайным образом снова устанавливаетс в одно из устойчивых состо ний и тд. Таким образом, элементы 7, 8 и 9 образуют неустойчивую систему (генератор 1 случайной последователь ности импульсов), котора все врем находит с в режиме генерации. Скорость переходных процессов, происход щих в генераторе 1, мак симально возможна и определ етс реальными значени ми времен задержки составл ющи его элементов. Эти задержки вследствие вли ни внутренних шумов вл ютс случайными величинами. Они определ ют случайность значений периода-следовани и длительности импульсов , а также случайность присутстви сиг нала 1 в данном периоде импульсной после довательности генератора 1. Веро тностью по влени сигнала 1 можно утгравл ть напр жением , снимаемым с выхода суммирующего интегратора 2 и подаваемым через согласующ элемент 3 на расщир ющий вход одного иэ элементов 7 или 8ч Это воздействие оказывае вли ние на режим работы активных компонен тов, например на степень насыщени транзисторов , логического элемента, что в свою очередь вли ет на величину математического ожи дани флуктуирующего времени задержки логического элемента, при допустимом изме нении его передаточной характеристики, т.е. при сохранении функциональной работоспособ ности логического элемента. Элемент 3 уменьшает шунтирующее вли ние низкоомного выхода интегратора 2 на расщир ющий вход логического элемента. Выходы бистабильного элемента, т.е. выходы элементов 7 и 8, вл ютс выходами генератора 1 случайной последовательности импульсов. Йыходы суммирующего интегратора 2, при данном соединении выхода его с расшир ющим входом логического элемента, должны быть подключены к выходам генератора 1 так, чтобы образовалась отрицательна обратна св зь, например, если при увеличении напр жени с выхода интегратора 2, подаваемого через резистор 3 на расщир ющий вход логического элемента 8, быстродействие этого элемента падает, следовательно, веро тность по влени сигнала 1 на выходе логического элемента 7 растет. Дл образовани отрицательной обратной св зи выход элемента 7 необходимо подключить к инвертирующему входу суммирующего интегратора 2, а выход элемента 8 - к неинвертирующему входу этого интегратора. Считывание информации осуществл етс с помощью И -К триггера 4 и элемента 6 И. При отсутствии тактового импульса, т.е. при ТИ - О, на триггер 4 действуют сигналы бистабильной чейки. Если бистабильный элемент находитс в устойчивом состо нии, то триггер 4 работает как R-S-триггер, а при транзитном состо нии бистабильной чейки 4 работает как счетный триггер. С приходом тактового импульса формируетс случайный символ на выходе датчика за счет случайного состо ни триггера 4, которое определ етс как результат многократного суммировани и по модулю два сигналов с генератора 1 случайной последовательности импульсов. При этом триггер 4 не реагирует на сигналы генератора 1 в течение действи Ш - 1. Наличие триггера 4 в устройстве считывани информации с датчика устран ет возникновение ложных сигналов в момент действи ТИ-1, которые могут возникнуть вследствие независимости частоты тактовых импульсов и Частоты работы генератора I, а также устран ет вли ние транзитных состо ний бистабильной чейки на формирование выходных символов. Частота f следовани сигналов 1 с выходов генератора 1 случайной последовательности импульсов определ етс как . А 37,,91raeMlt - ij .-rl математическое ожидание суммы значений реальных задержек элементов 7 или 8 и элемента 9. Пусть Mtt y-M t VK-t3,1-1,,The invention relates to computing, measurement and communication technology and can be used in simulating processes, in constructing random number generators for digital computers, in simulating interference when testing various communication equipment. A sensor of uniform binary digits is known, which contains a noise source, an amplifier, a driver, two valves, a trigger and an integrating circuit connected to the feedback circuit from the sensor output to the Schum source 1. A sensor of uniformly distributed random numbers is also known, containing the random number sensor itself , a horn trigger controller, a clock counter and an output valve 2. Its operation is based on the use of stabilization feedback, and the selection of characters is performed after a certain 4i: cno clock r sensor operation. The known sensor does not fully utilize the speed of its constituent elements. The purpose of the invention is to increase the speed of the sensor. To achieve this goal, a known sensor of uniformly binary characters contains a summing integrator, AND, whose output is the output of the sensor, whose input is connected to the first input of the AND element and to the clocked input 3 -K-flip-flop, whose output is connected to the second input of the AND element, the OR element, the matching element and the bistable element, whose outputs through the OR element are connected to their installation inputs, through the summing integrator and the matching element - with their own expansion input and They are connected to 3 and K inputs 3-K-trigger respectively. The drawing shows a block diagram of the sensor. A uniform-wave binary symbol sensor contains a random pulse train generator 1, a zumming integrator 2, matching element 3, tJ-K-flip-flop 4, the synchronization input of which is the input of 5 clock pulses (TI) and element 6 And, moreover, generator 1 is two elements 7 and 8 OR NOT and element 9 OR. Elements 7 and 8 OR-NOT with their interconnections form a bistable element, both inputs of which are connected together w connected to the output of element 9. When a bistable element is placed in transit state 00 (at the outputs of elements 7 and 8, respectively), the element 9 OR tends to translate it into a steady state of 01 or 10 and vice versa, when a particular stable state of a bistable element is formed, element 9 OR attempts to translate it into a transit state. At the moment of appearance from the output of element 9 of signal O, the bistable element goes into one of the stable states and the signal 1 is set at the output of that element 7 or 8, the response rate of which is currently large. After one of the stable STATE of the stable element is established, element 9 OR again puts it into a transit state, then it is randomly set back to one of the stable states, and so on. Thus, elements 7, 8, and 9 form an unstable system (generator 1 of a random sequence of pulses), which all the time is found in the generation mode. The rate of transient processes occurring in generator 1 is maximally possible and is determined by the actual values of the delay times of its elements. These delays due to the effect of internal noise are random variables. They determine the randomness of the period-following and pulse duration values, as well as the randomness of the presence of signal 1 in a given period of the pulse sequence of generator 1. Signal probability 1 can be applied to a voltage taken from the output of summing integrator 2 and fed through matching element 3 on the unwinding input of one of the 7 or 8 h elements. This effect affects the operating mode of the active components, for example, the saturation level of the transistors, the logic element, which in turn Whether the amount is mathematical expectation tribute fluctuating delay logic element with an acceptable measurable nenii its transfer characteristic, i.e., while maintaining the functionality of the logical element. Element 3 reduces the shunting effect of the low impedance output of the integrator 2 on the spreading input of the logic element. The outputs of the bistable element, i.e. the outputs of elements 7 and 8 are the outputs of the generator 1 of a random pulse train. The outputs of summing integrator 2, with a given connection of its output to the expansion input of a logic element, must be connected to the outputs of generator 1 so that negative feedback is formed, for example, when increasing the voltage from the output of integrator 2 supplied through resistor 3 to expanding the input of logic element 8, the speed of this element decreases, therefore, the probability of occurrence of signal 1 at the output of logic element 7 increases. To form a negative feedback, the output of element 7 must be connected to the inverting input of summing integrator 2, and the output of element 8 to the non-inverting input of this integrator. The information is read using the AND-K of the trigger 4 and the element 6 I. In the absence of a clock pulse, i.e. at TI - O, trigger 4 is acted upon by signals from a bistable cell. If the bistable element is in a steady state, then trigger 4 operates as an R-S trigger, and in the transit state, bistable cell 4 operates as a counting trigger. With the arrival of a clock pulse, a random symbol is generated at the output of the sensor due to the random state of flip-flop 4, which is defined as the result of multiple summation and modulo two signals from generator 1 of a random sequence of pulses. In this case, trigger 4 does not respond to signals from generator 1 during W - 1. The presence of trigger 4 in the information reader from the sensor eliminates spurious signals at the time of TI-1, which may occur due to the independence of the clock frequency and the frequency of the generator I, and also eliminates the influence of transit states of the bistable cell on the formation of output symbols. The frequency f of the signals 1 from the outputs of the generator 1 of a random pulse train is defined as. А 37,, 91raeMlt - ij.-Rl is the expected value of the sum of the real delays of elements 7 or 8 and element 9. Let Mtt y-M t VK-t3,1-1 ,,
где 1 3 СР - значение средней задержки логических элементов микросхем данного наименовани , тогда-4 .p т.е. логические элементы данной схемы надежно работают с предельно возможной частотой.where 1 3 СР is the average delay value of the logic elements of the microcircuits of the given name, then-4 .p i. the logic elements of this circuit work reliably with the maximum possible frequency.