Claims (1)
Поставленна цель достигаетс тем, что в устройство управлени аналого-ци4 ровым преобразователем, выполненное на интегральной схеме, содержащее счетчик, первый и второй элемент И, дещифратор, блок логических ключей, содержащий старт-стопный и тактовый триггеры, инвертор , элемент И, щины пуска, коррекции , измер емого напр жени , опорной частоты конца преобразовани и выходного кода, прнчйм шина пуска соединена с 374 nepBbiM входом старт-стопного триггера блока логических ключей, второй вход старр-стопного триггера соединен с шиной конца преобразовани и первым входом тактового триггера блока логических ключей , первый выход старт-стопного триг гера соединен с шиной коррекции, второй ВЫ.ХОД - с первым входом элемента И блока лог ических ключей и с первым входом первого элемента И, второй вход которого соединен с шиной опорной частоты, а выход - do счетным входом счетчика, выход которого соединен с первым входом дешифратора, выход которого соединен с первым входом второго элемента-И, выход которого соединен со вторым входом тактового триггера, выход которого соединен через инвертор со вторыми входами элеMeirra И блока логических ключей, деши({уратора и второго элемента И, введены допалнительный дешифратор, триггер знака, блок сложени по модулю два, блок инверсии , три дополнительных элемента И, элемент ИЛИ и шины пол рности, знака, число-импульсного кода, режима делени , инверсии, шифратор, блок задержки, шина режима кодировани и четыре шины эта .лонных напр жений, причем вьгход тактово го триггера соединен с первыми входаХад шифратора, первого и второго дополнитель ных элементов И и со входом блока задержки , вькод которого соединен с первым входом блока сложени по модулю два, второй аход которого соединен с шиной знака, выходом триггера знака и вторым входом шифратора, третий вход - с шиной пол рности и первым входом третьего дополнительного элемента И, выход которого соединен с первым входом триггера знака второй вход которого соедийёнсшин6й пу{. г ка, выход счетчика соединен с первыми входами блока инверсии и допьлнитального дешифратора, второй вход которого соединен с однонменнь1М в.ходом дешифратора, а выход - со вторым входом третьего допопнительного элемента И, второй вход второго дополнительного элемента И соединен со счетным входом счётчика, а вькод - с шиной числа импульсного кода, выход первого допо1пните ьного эле мента И через эле(Мент Й/М соединен со входом пер&стройки счетчика, второй вход элемента ИЛИ соединен с шиной режима делени , второй вход блока инверсии соединен с: шиной инверсии, а вькод - с шиной вы ходнс о, кода, выход блока сложени по модулю два соединен с шннрй конца пр&образюанн / выходы шв атора соединены с швнам эталонных напр жений соответст 9 венно, а его третий вход - со вторым входом первого дополнительного элемента И и шиной режима кодировани . На чертеже представлена функциональна схема устройства управлени АЦП, Устройство содержит счетчик 1, эл&мент 2 И, шину 3 опорной частоты, шину 4 пуска, старт-стопнь1й триггер 5, тактовый триггер 6, инвертор 7, элемент 8 И, шину 9 измер емого напр жени , дешифратор 10, элемент 11 И, шину 12 пол рности , дополнительный дешифратор 13, элемент 14 И, триггер 15 знака, шину 16 знака, шифратор 17, шину 18 режима кодировани , шины 19,20,21,22 эталонного напр жени , шину 23 конца преобразовани , блок 24 сложени по модулю два, блок 25 задержки, элемент 26 И, элемент 27 Или, шину 28 режима делени , диск 29 инверсии, шину 30 инверсии, шину 31 выходного кода, элемент 32 И, шину 33 число импульсного кода, шину 34 коррекции , блок 35 логических ключей. Первый вход старт топного триггера 5 блока 35 логических ключей соединен с шиной пуска 4, второй вход старт-стопного триггера 5 соединен с шиной 23 конца преобразовани 23 и первым входом тактового триггера 6 блока 25 логических ключей, первый выход старт-стопного триггера 5 соединен с шиной 34 коррекции , второй выход - с первым в.ходом элемента 8 И блока логических ключей и с первым входом первого элемента 2 И, второй вход которого соединен с шиной опорной частоты, а выход - со счетным входом счетчика 1, вькод которого соединен с первым входом дешифратора 10, выход которого соединен с первым входом второго элемента 11 И, выход которого соединен со вторым входомтактового триггера 6, вькод которогх соединен через инвертор 7 со вторыми входами элемента 8 И блока 15 логических ключей, дешифратора 10 и второго элемента 11 И, выход тактового тригера 6 соединен с первьтми входами шифратора 17, первого 26 и второго 32 дополнительньк элемеагов И и со входом блока задержки 25, выход которого соединен с первым входом блока 24 Сложени по модулю два, второй аход которого соединен с шиной 16 знака , вькодом триггера is знака и вторым входом шифратора 17, третий вход - с шиной 12 П(М1 рности и первым входом третьего дополнительного элемента 14 И, вькьд которого соединен с первь1М входом триггера 15 знака, второй аход которого соединен с шиной 4 пуска, выход счетчика соединен с первыми входа ш блока 29 HIJEверсии и дополнительного дешифратора 13, второй вход которого соединен с одноименным входом дешифратора 1О, а вьпсЬд со вторым входом тргтьего дополнительно го элемента 14 И второй вход второго дополнитепьйого элемента 32 И соединен со счетным входом счетчика 1, а выход с шиной 33 числа импульсного кода, выход первого дополнительного элемента 26 И через элемент 27 ИЛИ соединен со вхо дом перестройки счетчика 1, второй вход элемента 27 ИЛИ соединен с шиной 28 режима делени , второй вход блока 29 инверсии соеданен с шиной ЗО инверсии, а выход - с шиной 31 выходного кода, вьь ход блока 24 сложени по модулю два соединен с шиной 23 ко1ша преобразовани , выходы шифратора 17 соединены с шинами . эталонных напр жений соответ:ственно, а его третий вход - со вторым входом первого допопнительнохх элемента 26 И и шиной 18 режима кодировани . Устройство работает следующим образом . При использовании устройства в состав Alfn двухшагового интегрировани на вход счетчика 1 через элемент 2 И поступают импулЕЛы опорной частоты по шине 3 опор ной частоты. Работа автомата начинаетс по команде пуска, поступающей на шину 4 пуска« Включающийс при это.м стартстопный триггер 5 дает разрешение элементу 2 И на прохождение импульсов Оперной частоты. От момента пуска счетчик 1 отсчитывает первьгй такт интегрировани , в течение которого тактовый триггер 6 остаетс в исходном (нулевом) состо нии . Через инвертор 7 и элемент 8 И блока 35 тактовых ключей на выходной шине 9 измер емого напр жени вьадеп ётс сигнал, подключающий в АЦП (на схеме не приведено) измер емое напр жение ко Ьходу интегратора АЦП. Врем включени шиньг 9 вл етс nepBbnvi шагом (тактом) интегрировани . Врем окончани первого шага интегрировани определ етс моментом срабатьтани дешифратора Ю и вл етс константой дл данного преобразовател . При этом срабатьюает элемент II И и переводит триггер 6 в положениевторого шага интегрировани . По шине 12 поп рности на аход автомата управлени подаетс сигнал с выхода нуль-органа АЦП Внутри первого шага интегрироЕ ни дополнительный дешифратор 13 выдел ет момент опроса шины 12 элементом 14 И. Этот момент близок к моменту окончакв первого шага интегрировани . Поскольку триггер 15 знака в момент пуска обнулен, то по сигналу дешифратора 13 происходит установка триггера 15 знака в состо ние. соответствующее знаку (пол рности) вхо гного напр жени АЦП. Таким образом, к началу второго шага интегрировани знак определен, запомнен и передаетс на шину 16 знака 16 и шифратор 17, ко второму входу которого подключена шина 18 режима кодировани , В зависимости от заданиого режима кодировани , а также в зависимости от состо ни триггера 15, т.е. пол рности измер емого напр жени . шифратор 17 включает одну из четьфех шин 19,20,21,22. Эти шины управл ют коммутатором эталонных токов АЦП. Разрешение на включение шифратора поступает от тактового триггера 6 в течение всего второго шага интегрировани , В это врем автомат управлени АЦП осуществл ет управление эталонными токами разр да, пол рность которых автомат вььбирает шифратором 17 так, чтобы пoл f ность тока разр да (второй шаг) бьиа противоположна поп рности тока разр да (первый шаг), т.е, пол рности измер емого напр жени . В процессе второго шага интегрировани напр жёНйГе на вьссоде нуль-органа за счет разр да эталонным током падает и переходит через нуль, мен пол рность, В это врем .шина 12 поп рности мен ет свое состо ние и на блоке 24 сложени по модулю два ф(Ч мируетс сигнал окончани второго шага интегрировани (конца преобразовани ), поступающий на шину 23 конца преобразовани . Врем второго шага интегрировани пропорционально измер емому напр жению , В течение второго шага интегрироваи стробирующий нход блока 24 находит в состо нии разрешени . Задний фронт мпульса конца преобразовани формирует в момент выключени разрешени по тробирующему входу блока 24, которое роисходит в момент выключени трйпЬеа 6, Дл устранени гонок и формиовани минимальной заданной длительноси иш1ульса по шине 23 введен блок 25 адержки. По ширине 18 режима кодировани четчик I может быть включен за счет ерестройки схемы переноса в дес тичый либо двоичный режим счета. Управление шиной перестройки осущетвл етс через элемент 26 И и через , элемент 27 ИЛИ, подключенный вторым входом к шине 28 режима делени . При работе схемы в режиме собственно автомата управлени АЦП шина 28 имеет низкий уровень и не оказывает вли ни на работу автомата управлени АЦП. В течение первого шага интегрировани триг гер 6 на.ходитс в исходном состо нии и у правле1ше на элемент 26 И не передаетс , соответственно и нет управлени шиной -перестройки счетчика 1 от элемента 27 ИЛИ. На первом шаге интегрировани счет чик всегда работает как двоичный и вьщел ет фиксированный интервап вр емени, рав ный 2048 импульсам. Если на шину 18 кодировани режимов поступает низкий уровень, т.е. выбран двоичный режим преобразовани , то шина п,ерестройки не возбуждаетс , и счетчик на втором шаге также работает как двоичный, если же на шину 18 поступает высокий уровень, то в течение второго шага интегрировани счет чик работает как дес тичный, переключа с в этот режим от шины перестройки. В зависимости от выбранного режима измере- ни на втором шаге происходит подсчет до 2048 или до 1000 иглпульсрв. Выходной код снимаетс с шины 31 выходного кода, причем в зависимости от потенциала шины 30 инверсии снимаетс пр мой либо инверсный код. Блок 29 инверсии представл ет собой в каждом разр да информации полусумматор , Элемент 32 И обеспечивает передачу на шину 33 число-импульсного кода.Схема включена в течение второго шага интегрировани и пропускает количество импульсо соот1аетствующи.х коду результата преобразовани дополнительного времени, сверх основного времени преобразовани ,, а такж преобразовател параллельного кода , число-импульсный код при этом не требуетс Шина 34 коррекции управл ет схемой коррекции аналогично известному устройст ву.. Таким образом, предлагаемое изобрете ние позвол ет значительно расширить функ циональные возможности схемы управленн АЦЦ . Формула изобретени Устройство управлени аналого-цифровым преобразовате ем, вьтопненное на большой и геграпьной схеме, содержащее счетчик, первый и второй элемент И, де8The goal is achieved by the fact that the control unit has an analog-to-digital converter, performed on an integrated circuit, containing a counter, the first and second element AND, a decryptor, a block of logical keys that contains start-stop and clock triggers, an inverter, and the element AND , the correction, the measured voltage, the reference frequency of the conversion end and the output code, the start-up bus is connected to the 374 nepBbiM input of the start-stop trigger of the logical key block, the second input of the old-stop trigger is connected to the end-of-bus bar The first input of the start-stop trigger is connected to the correction bus, the second OUTPUT - to the first input of the AND element of the block of logical keys and to the first input of the first And element, the second input of which is connected to the bus the reference frequency, and the output is do the counting input of the counter, the output of which is connected to the first input of the decoder, the output of which is connected to the first input of the second element-I, the output of which is connected to the second input of the clock trigger, the output of which is connected through an investment torus with the second inputs of the Meirra AND logical key block, desh ({urator and the second element AND, added additional decoder, character trigger, addition unit modulo two, inversion unit, three additional AND elements, OR element and bus polarity, sign, number -pulse code, dividing mode, inversion, encoder, delay unit, coding mode bus and four buses of this .lon voltage, the clock trigger triggering is connected to the first inputs of the encoder, the first and second additional elements And, and to the input of the delay unit, code which is connected to the first input of the modulo addition unit, the second input of which is connected to the symbol bus, the output of the character trigger and the second input of the encoder, the third input with the polarity bus and the first input of the third additional element And whose output is connected to the first input of the character trigger the second entrance of which is connection {; g ka, the counter output is connected to the first inputs of the inversion unit and the secondary decoder, the second input of which is connected to the one-way input of the decoder, and the output is connected to the second input of the third additional element I, the second input of the second additional element I is connected to the counter input of the counter, and The code is with the bus of the number of the pulse code, the output of the first additional element AND through the ale (Ment J / M is connected to the input of the counter amp; the second input of the OR element is connected to the dividing mode bus, the second input of the inversion inverter unit Inen with: an inversion bus, and a code with an output bus, the code, the output of the modulo-two block is connected to the cord of the end of the amp & signal / the terminals of the AC voltage are connected to the seals of the reference voltages, respectively, and its third input is connected to the second input of the first additional element And the bus coding mode. The drawing shows a functional diagram of the control unit ADC, the Device contains a counter 1, an electron & 2 And, the bus 3 reference frequency, the bus 4 start, start-stop trigger 5, clock trigger 6, inverter 7, element 8 And, the bus 9 measured april, decoder 10, element 11 And, bus 12 polarity, additional decoder 13, element 14 And, trigger 15 signs, bus 16 signs, encoder 17, bus 18 coding mode, bus 19,20,21,22 reference voltage , conversion bus 23, modulo-two addition block 24, delay block 25, element 26 And, element 27 Or, division mode bus 28, inversion disk 29, inversion bus 30, output code bus 31, element And 32, bus 33 pulse code, correction bus 34, logical key block 35. The first input of the start of the top trigger 5 of the logical key block 35 is connected to the start bus 4, the second input of the start-stop trigger 5 is connected to the conversion end 23 bus 23 and the first input of the clock trigger 6 of the logical key block 25, the first start-stop trigger 5 output is connected to bus 34 correction, the second output - with the first inlet element 8 And the logical key block and the first input of the first element 2 And the second input of which is connected to the frequency reference bus, and the output with the counting input of counter 1, which code is connected to the first the entrance is a cipher torus 10, the output of which is connected to the first input of the second element 11 I, the output of which is connected to the second input of the contact trigger 6, the code of which is connected through the inverter 7 to the second inputs of the element 8 AND of the block 15 of the logical keys, the decoder 10 and the second element 11 And, the output clock Trigger 6 is connected to the first inputs of the encoder 17, the first 26 and second 32 additional elements And to the input of the delay block 25, the output of which is connected to the first input of the module 24 Modulo two, the second drive of which is connected to the bus 16 characters, the code of trig Era is a sign and the second input of the encoder 17, the third input - with the bus 12 P (M1 rnii and the first input of the third additional element 14 I, which is connected to the first 1M input of the trigger 15 characters, the second run of which is connected to the bus 4 start, counter output connected with the first inputs w of the 29 HIJE version and the additional decoder 13, the second input of which is connected to the input of the decoder 1O of the same name, and the second input of the additional element 14 and the second input of the second additional element 32 And connected to the counting input of counter 1 and the output with the bus 33 of the pulse code number, the output of the first additional element 26 AND through the element 27 OR is connected to the input of the meter 1, the second input of the element 27 OR is connected to the dividing mode bus 28, the second input of the inversion unit 29 is connected to the inversion AOR bus and the output is connected to the output code bus 31, the modular two addition unit 24 runs connected to the conversion bus 23, the outputs of the encoder 17 are connected to the buses. the reference voltages, respectively, and its third input is with the second input of the first additional element 26 And and the bus 18 of the coding mode. The device works as follows. When using the device, the Alfn two-step integration at the input of counter 1 through element 2 also receives impulses of the reference frequency via the bus 3 of the reference frequency. The operation of the machine begins with a start command received on the start bus 4. The start-stop trigger 5, which starts at this time, gives permission for element 2 to pass the Opera frequency pulses. From the moment of start-up, the counter 1 counts the first integration cycle, during which the clock trigger 6 remains in the initial (zero) state. Via inverter 7 and element 8 of the 35 clock switch block on the output bus 9 of the measured voltage, there is a signal that connects the measured voltage to the ADC integrator in the ADC (not shown). The switching time of shing 9 is a nepBbnvi integration step (tact). The end time of the first integration step is determined by the instant the decoder Yu starts up and is constant for this converter. In doing so, it triggers element II and translates trigger 6 into the position of the second integration step. Bus 12 is sent to the automaton of the control unit. A signal is output from the ADC zero-organ. Within the first step of the integrator, the additional decoder 13 selects the moment of polling the bus 12 by element 14 I. This time is close to the end of the first step of integration. Since the trigger 15 of the character is zeroed at the time of the start, the trigger of the 15 character is set to the state by the signal of the decoder 13. corresponding to the sign (polarity) of the input voltage of the ADC. Thus, by the beginning of the second integration step, the sign is determined, stored and transmitted to the bus 16 of the sign 16 and the encoder 17, to the second input of which the bus 18 of the encoding mode is connected, Depending on the task of the encoding mode, and also depending on the state of the trigger 15, those. polarity of the measured voltage. the encoder 17 includes one of the chauffeur tires 19,20,21,22. These buses control the ADC reference current switch. The enablement of the encoder comes from the clock trigger 6 during the entire second integration step. At this time, the ADC control unit controls the reference discharge currents, the polarity of which is automatically selected by the encoder 17 so that the discharge current field f (second step) The opposite is true of the discharge current (the first step), i.e., the polarity of the measured voltage. In the course of the second step of integrating the voltage on the zero of the zero-body due to the discharge by the reference current, it drops and passes through zero, polarity. At this time, the 12 pin of the polarity changes its state and at block 24 of the modulo two (The signal of the end of the second integration step (conversion end) arriving on the conversion end bus 23 is measured. The second integration step time is proportional to the measured voltage. During the second step, the gate gate 24 finds the resolution state in the resolution state. The front edge of the conversion end pulse forms at the moment when the resolution is turned off by the testing input of block 24, which occurs at the moment of trip 6 shutdown. To eliminate races and form a minimum predetermined length of the pulse on the bus 23, the support unit 25 is inserted. enabled by adjusting the transfer scheme to the decimal or binary counting mode.The adjustment bus is controlled through the AND element 26 and through the OR element 27, connected by the second input to the division mode bus 28. When the circuit operates in the ADC control circuit itself, bus 28 is low and does not affect the operation of the ADC control circuit. During the first step, the integration of the trigger 6 is in its original state and is not transmitted to the element 26 AND is not transmitted, respectively, and there is no control over the bus — the tuning of counter 1 from the element 27 OR. In the first integration step, the counter always operates as a binary and has a fixed time interval equal to 2048 pulses. If the mode coding bus 18 goes low, i.e. the binary conversion mode is selected, the bus n, the tuning is not excited, and the counter in the second step also works as a binary, but if bus 18 goes high, then during the second step of integration the counter works as a decimal, switching from to this mode from tire adjustment. Depending on the selected measurement mode in the second step, counting up to 2048 or up to 1000 needles is carried out. The output code is removed from the output code bus 31, and, depending on the potential of the inversion bus 30, a direct or inverse code is removed. Inversion unit 29 is a half-adder in each bit of information, Element 32 And provides a number-pulse code to the bus 33. The circuit is turned on during the second integration step and transmits the number of impulses corresponding to the additional time conversion result code ,, As well as a parallel code converter, a number-pulse code is not required. The correction bus 34 controls the correction circuit in the same way as the known device. Thus, we propose e of the inventions allows to extend considerably the possibility of functional circuit ACC control. Claims An analog-to-digital converter control device embedded in a large and large circuit comprising a counter, a first and a second element AND, de 8
748399 шифратор, блок логических ключей, содержаший старт-стопный и тактовый тригг&ры , инвертор, элемент И, шины пуска, коррекции , измер емого напр жени , опорной частоты, конца преобразовани и вь1ходного кода, причем шина пуска соединена с первым входом старт-стопного триггера блока логических ключей, второй аход старт -стопного триггера соединен с шиной конца преобразовани и первым входом тактового триггера блока логических клк. чей, первый вьрсЬд старт-стопного тригге ра соединен с шиной коррекции, второй ВЬРСОД - с первым входом .элемента И блока логических ключей и с первым нходом первого элемента И, второй вход которого соединен с шиной опорной частоты, а вььход - со счетным входом счетчика, выход которого соединен с первым входом дешифратора , вькод которого соединен с первым входом второго элемента И, выход которого соединен со вторым входом тактового триггера, вькод которого соединен через инвертор со втор.ыми входами эл&мента И блока логических ключей деши(| ратора и второго элемента И, о т л и - ч а ю ш е е с тем, что, с целью расширени функциональных возможн.остей, в него введены дополнительный дешифратор, триггер знака, блок сложени по модулю два, блок инверсии, три дополнительных элемента И, элемет- ИЛИ и шины пол рности , знака, число-импульсного кода, режима делени , инверсии,, шифратор, блок задержки, шина режима кодировани и четыре шины эталонных напр жений,, причем выход тактового триггера соединен с первыми входами шифратора, первого и второго дополнительных элементов И и со входом блока, задержки, выход которого соединен с первым входом блока сложени по модулю два, второй вход которого соединен с шиной знака, выходом триггера знака и BTopbCvi входом шифратора, третий вход - с шиной пол рности и первым входом третьего доцолнительного элемента И, выход которого соединен с первым аходом триггера знака,второй вход которого соединен с шиной пуска, вбкод счетчнка соединен с первьгми входами блока инверсии и дойолнйтельного дешифратора, второй аход которого соединен с одноиме ным входом дешифратора, а выход - со вторым входом третьего дополнительного элемента И, аход второго дополнительногч} элемента И соединен со счетным аходом счетчика, а выход - с шиной числа импульсного кода, выход первого дополнительного элемента И через элемент ИЛИ соединен со входом перестройки счет чика, второй вход эпемекта ИЛИ соединен с шиной режима делени , второй вход блока инверсии соединен с шиной инверсии, а выход - с шиной выходного кода, вькод блока сложени по модулю два соединен с ШИ1ЮЙ конца преобразовани , выходы шиф ратора соединены с шинами эталонных наЛ 748748399 encoder, logical key block containing start-stop and clock trigger & inverter, And element, start bus, correction, measured voltage, reference frequency, conversion end and run code, the start bus connected to the first start-up input the stop trigger of the logical key block, the second start of the start-stop trigger is connected to the conversion end bus and the first input of the clock trigger of the logical block block. whose first top start-stop trigger is connected to the correction bus, the second DRCSOD - to the first input of the AND element of the logical key block and to the first input of the first And element, the second input of which is connected to the reference frequency bus, and jumper - to the counter input of the counter The output of which is connected to the first input of the decoder, the code of which is connected to the first input of the second element I, the output of which is connected to the second input of the clock trigger, the code of which is connected through the inverter to the second inputs of the element & shi (| rator and the second element I, which is so that, in order to expand the functional capabilities, an additional decoder, a character trigger, an addition unit modulo two, an inversion unit are introduced into it , three additional elements AND, element-OR, and polarity bus, sign, number-pulse code, dividing mode, inversion, encoder, delay unit, coding mode bus, and four buses of reference voltages, with the clock trigger output connected to the first the inputs of the encoder, the first and second additional elements And and with the input block, the delay, the output of which is connected to the first input of the modulo-two addition block, the second input of which is connected to the sign bus, the output of the sign trigger and BTopbCvi encoder input, the third input with the polarity bus and the first input of the third complementary element And whose output is connected with the first sign trigger trigger, the second input of which is connected to the start-up bus, the counter of the counter is connected to the first inputs of the inversion unit and the pre-decoder, the second pass of which is connected to the decoder input of the same name, and the output to the second input the house of the third additional element is And, the second addition} of the element And is connected to the counting clock of the counter, and the output is connected to the bus of the number of the pulse code, the output of the first additional element AND is connected via OR, to the input of the counter, the second input of the epemct OR is connected to the bus the second input of the inversion unit is connected to the inversion bus, and the output is connected to the output code bus, the code of the adder unit modulo two is connected to the WIDTH of the conversion end, the encoder outputs are connected to the reference buses on L 748
tqfOlfil 910 пр жений соответственно, а его третий аход - со вторым входом первого дополнительного элемента И и шиной режима кодирсдаани . Источники информации, прин тые во внимание при экспертизе 1. БИС ЬД-ИО фирмы, o6iconix3nc. , Электроника, Кг 13, 1974 (прототип).tqfOlfil 910 pinpoints, respectively, and its third approach - with the second input of the first additional element AND and the bus of the coding mode. Sources of information taken into account in the examination 1. BIS LOD-IO firms, o6iconix3nc. , Electronics, Cg 13, 1974 (prototype).