Claims (2)
Изобретение относитс к элементам автоматики и вычислительной техники и может быть использовано дл коммутации сигналов в систе мах дискретйой измерительной техники и прибор острени . Известен коммутатор, содержащий дешифра тор, регистр запоминани адресов и клюте пол коммутации 1Ь Это устройство не защищает поле коммутаций от сбоев в линии передачи информации. Наиболее близким к изобретению вл етс коммутатор, содержащий дешифратор адресов, регистр запоминани адресов, соединенный с ключами пол коммутации The invention relates to elements of automation and computer technology and can be used for switching signals in systems of discrete measuring equipment and an instrument of sharpness. A switch is known that contains a descrambler, an address memory register, and a key switching field. 1 This device does not protect the switching field from failures in the transmission line. Closest to the invention is a switch containing an address decoder, an address memory register connected to the switching field keys.
2. Недостаток устройства - низка помехоустойчивость и кошролеспособность. Например, в результате отказа денгафратора или ощнбок ввода программы набора соединений возможно замыкание ключей контактного пол , привод щее в некоторых к недопустимому (по услови м работы пол коммутации) замы канию коммутируемых цепей. Цель изобретени - повышение помехоусто чивости коммутатора. Цель достигаетс за счет того, что выходы дешифратора разделены на группы, причем выходы дешифратора, принадлежащие одной группе , подсоединены ко входам первого многовходового элемента, ИЛИ, а также к первым входам двухвходовых элементов И, выходы которых соединены со входами регистра запоминани адресов, а вторые входы подключены к инверсному выходу первого триггера данной группы, выходы регистра запоминани адресов, относ щиес к одной группе, подсоединены ко входам ключей пол коммутации, а также ко входам второго многовходового элемента ИЛИ, выход которого св зан со входом возбуждени первого триггера данной группы, выход первого многовходового элемента ИЛИ соединен со счетным входом второго триггера данной группы, выход которого подключен к счетиому входу третьего триггера данной группы, щина установки в ноль соединена со входами сброса первого, второго и третьего триггеров каждой группы, а также со входами сброса регистра запоминани адресов, выходы третьих триггеров всех групп поданы на входы третьего многовходового элемента ИЛИ, выход которого вл етс выходом коммутатора. Функциональна блок-схема коммутатора изображена на чертеже. Коммутатор содержит дешифратор 1 адресов соединений, подключенный к регистру 2 запоминани адресов через двухвходовые элементы И 3-8. Выходы регистра 2 по группам соединены с ключами 9-14 пол 15 коммутации и с триггерами 16 и 17 запоминани условно запрещенных соединений УЗС через многовходовые элементы ИЛИ 18 и 19. Выходы дешифратора по группам подключены к многовходовым элементам ИЛИ 20 и 21 и через них к последовательно соединенным цепочкам счетных триггеров соответственно 22 н 23 н 24 н 25. Выходы триггеров 23 к 25 подключены к многовходовому элементу ИЛИ Устройство работает следующим образом. На вход дешифратора 1 подаютс код адреса соединени и синхронизирующий сигнал (синхроимпульс). При этом возбуждаетс выход дешифратора 1, соответствующий по. данному коду. Сигнал aj (N1, 2 ...6) через один из элементов И 3-8, подключенный к этому выходу дешифратора, подаетс на соответствующий вход регистра 2 запоминани адресов. На выход регистра 2 формируетс сигнал (bj-bg ), вклю чающий соответствующий ключ из числа 9-14 коммутационного пол 15. Объединение ключей в группы условно запрещенных соединений (УЗС т. е. в такие группы, в которых допускаетс включение только одного ключа, их количество в группе и число групп УЗС определ етс исход из условий работы устройства. В исходном состо нии после установлени регистра 2 и триггеров 16 и 17 в нулевое состо ние сигналом Установ. О на входах -элемен тов И 9-14, соединенных с выходами триггеров 16 и 17, устанавливаетс логическа единица. При подаче на дешифратор 1 кода адреса и синхроимпульса возбуждаетс один из его выходов и сигнал а, ( i 1,2...6) проходит через соответствующий элемент И 3-8 на вход регистра 2 запоминани адресов и далее на ключ 9-14 после коммутации. При смене кода адреса и поступлени следующего синхроимпуль са возбуждаетс другой выход дешифратора, сигнал с его выхода через элемент И подаетс на регистр 2 и далее на соответствующий ключ пол коммутации. Таким образом, последовательно осуществл е с включение всех ключей, необходимых в данном такте работы устройства. Сигналы управлени ключами в пределах .каждой группы УЗС подаютс на «вход логического элемента ИЛИ 18(19), а с его выхода на вход триггера запоминани УЗС 16(17). Триггер 16(17) перебрасываетс , сигнал на его ыходе становитс равным нулю, соответствуюие элементы И 3-5 (6-8) запираютс , и на ходах регистра 2 запоминани . адресов сигналы в пределах этой группы станов тс равными нулю независимо от выходных сигналов дешифратора . Таким образом, на ключи каждой группы УЗС может пройти только один сигнал управлени (первый в пор дке поступлени кодов). Сигналы с выхода дешифратора в пределах каждой группы УЗС подаютс , кроме того, на вход логических элементов ИЛИ 20 и 21 и с выхода - на двзосразр дные счетчики, выполнен- ные на триггерах 22, 23 и 24, 25. При возбуждении выхода дешифратора, соответствующего первому в группе УЗС соединению, в соответствующий счетчик записываетс еданица. Если из-за ошибки в программе набора соединений , отказа дешифратора или сбо в цепи передачи кодов адресов возбуждаетс один из выходов дешифратора, вход щий в группу УЗС, где уже прошло одно соединение, то этот сигнал m вход регистра 2 запоминани адресов не проходит , так как элементы И заперты сигналом с соответствующего триггера 16(17) и соответствующий ключ пол коммутации не включаетс . Одновременно через элемент ИЛИ 20(21) сигнал с выхода дешифратора поступает на вход двухразр дного счетчика 22, 23 (24, 25), записыва в него вторую единицу. На выходе дйухразр дного счетчика формируетс сигнал в виде логической единицы, который подаетс го вход элемента ИЛИ 26. На выходе элемента ИЛИ 26 формируетс сигнал сбой, свидетельствующий о наличии в программе набора соедине НИИ второго адреса в одной из групп УЗС. Таким образом, обеспечиваетс контроль устройства коммутации на наличие условно запрещенных соединений. По окончании такта работы устройства регистр 2 запоминани адресов, триггеры запоминани УЗС 16 и 17 и триггеры 22 - 2Ь устанавливаютс в исходное состо ние сигналом Установ.О. Таким образом, изобретение обеспечивает повышенную помехозащищенность устройства. Формула изобретени Коммутатор, содержащий дешифратор адресов , входы кода адреса и вход синхронизации которого вл ютс входами коммутатора, регистр запоминани адресов и ключи пол коммутации , о тлйчаюшийс тем, что, с целью повышени помехоустойчивости, выходы дешифратора разделены на группы, причем выхрды дешифратора, принадлежащие одной группе, подсоединены ко входам первого2. The disadvantage of the device is low noise immunity and low power. For example, as a result of a failure of the dengafrator or by inputting the program of the connection set, it is possible that the keys of the contact field are short-circuited, leading in some to an unsuitable (according to the working conditions of the switching field) closure of switched circuits. The purpose of the invention is to improve the noise immunity of the switch. The goal is achieved due to the fact that the decoder outputs are divided into groups, with the decoder outputs belonging to the same group being connected to the inputs of the first multiple input element, OR, as well as to the first inputs of the two input elements AND whose outputs are connected to the inputs of the address memory register, and the second the inputs are connected to the inverse output of the first trigger of this group, the outputs of the address memory register, belonging to the same group, are connected to the inputs of the switching floor keys, as well as to the inputs of the second multi-input el OR, whose output is connected to the excitation input of the first trigger of this group, the output of the first multi-input element OR is connected to the counting input of the second trigger of this group, the output of which is connected to the counting input of the third trigger of this group, the setpoint to zero is connected to the reset inputs of the first, the second and third triggers of each group, as well as with the reset inputs of the address memory register, the outputs of the third triggers of all groups are fed to the inputs of the third OR multi-input element, the output of which is move the switch. The functional block diagram of the switch is shown in the drawing. The switchboard contains the decoder of 1 connection addresses, which is connected to the register 2 of storing the addresses through two-input AND 3-8 elements. The outputs of register 2 in groups are connected with switches 9-14 of switchboard 15 and with triggers 16 and 17 of memorizing conditionally prohibited connections of the UZS through multiple-input elements OR 18 and 19. The decoder's outputs are connected in groups to multi-input elements OR 20 and 21 and sequentially through them connected chains of counting triggers, respectively, 22 n 23 n 24 n 25. The outputs of the flip-flops 23 to 25 are connected to the multi-input element OR The device operates as follows. A connection address code and a clock signal (sync pulse) are supplied to the input of the decoder 1. In this case, the output of the decoder 1, corresponding to, is excited. this code. The signal aj (N1, 2 ... 6) through one of the elements And 3-8 connected to this output of the decoder is fed to the corresponding input of the address storage register 2. At the output of register 2, a signal (bj-bg) is formed, which includes the corresponding key from among 9-14 switching fields 15. Combining keys into groups of conditionally forbidden connections (UZS, i.e., into groups in which only one key is allowed their number in the group and the number of MZS groups is determined on the basis of the operating conditions of the device.In the initial state, after register 2 and triggers 16 and 17 are set to zero state, the signal Set.O at the inputs of the And 9-14 elements connected to the outputs triggers 16 and 17, set by logic unit. When applying to the decoder 1 the address code and the sync pulse, one of its outputs is excited and the signal a, (i 1,2 ... 6) passes through the corresponding element AND 3-8 to the input of the address memory 2 and then to the key 9- 14 after switching. When the address code is changed and the next sync pulse arrives, another decoder output is excited, the signal from its output through the AND element is fed to register 2 and then to the corresponding switching floor key. Thus, consistently carried out with the inclusion of all the keys required in this cycle of the device. The key management signals within each group of the UZS are fed to the input of the logical element OR 18 (19), and from its output to the input of the memory trigger of the UZS 16 (17). The flip-flop 16 (17) is thrown, the signal at its exit becomes equal to zero, the corresponding elements AND 3-5 (6-8) are locked, and on the register 2 turns of memory. The addresses of the signals within this group become zero regardless of the output of the decoder. Thus, only one control signal (the first in the order of arrival of codes) can pass to the keys of each group of the CCGS. Signals from the output of the decoder within each group of the UZS are also fed to the input of logic elements OR 20 and 21 and from the output to dual-discharge counters made on triggers 22, 23 and 24, 25. When the output of the decoder corresponding to The first connection in the UZS group is written to the appropriate counter. If, due to an error in the connection set program, a decoder failure, or a failure in the transmission of the address codes, one of the decoder outputs in the OZS group, where one connection has already passed, is energized, then this signal m in the register 2 address memory does not pass, both elements are locked with a signal from the corresponding trigger 16 (17) and the corresponding switch field key is not included. At the same time, through the OR 20 (21) element, the signal from the output of the decoder enters the input of a two-bit counter 22, 23 (24, 25), recording the second unit into it. At the output of the meter counter, a signal is generated in the form of a logical unit, which is fed to the input of the element OR 26. At the output of the element OR 26, a signal is generated, indicating that there is a second address in one of the CAS groups in the connection set of the institute. Thus, control of the switching device for conditionally forbidden connections is provided. At the end of the device operation cycle, the address storage register 2, the memory triggering triggers of the UZS 16 and 17, and the trigger 22-2B are reset to the initial state using the Set.O signal. Thus, the invention provides increased noise immunity of the device. The switch containing the address decoder, the address code inputs and the synchronization input of which are the switch inputs, the address memory register and the switching field keys, which, in order to improve noise immunity, the decoder outputs are divided into groups, the decoder outputs belonging to one group connected to the inputs of the first