Claims (3)
Кроме того, известное устройство содер20 жит блок хранени констант, к которому Тфедь вл ютс требовани как по объему хранимой пам ти, так и по времени выборки. Известное устройство имеет сложную схему. Целью изобретени вл етс упрощение устройства. Цель изобретени достигаетс тем, что в предложенное устройство сдвиговый регистр и второй блок умножени , причем перва и втора группы входов сдвигового регистра подключены соответственно к третьей группе выходо выходного регистра и второй группе вь ходов входного регистра. Управл ющий вход сдвигового регйстр4 соединен с соответствующим выходои блока управлени , выход сдвигового регистра саеди нен со входом регистра хранени компле ных чисел. Перва группа выходов перво го блока умножени через второй блок умножени подключена к третьей группе входов входного регистра, четверта группа входов которого и втора группа выходов первого блока умножени подкл . чены ко второй группе выходов устройства . На фиг. 1 показана структурна схем устройства; на фиг. 2 - приведен граф алгоритма БПФ, на фиг. 3 - Ъхема реализации графа алгоритма БПФ. Устройство (фиг. 1) содержит сдвиговый 1 и выходной 2 регистры, блок пам ти 3, регистр 4 хранени комплекс ных чисел, промежуточные регистры 5-8, первый блок умножени 9 сумматор-вычитатель 1О, второй блок умноже ни 11, адресный блок 12, входной регистр 13, блок управлени 14, первую и вторую группы выходов 15, 16, груп пу входов 17, управл ющие выходы 1822 блок управлени . Граф алгоритма БПФ (фиг. 2) прив-еден дл исходного массива длиной в 16 значений. На фиг. 2, в частности, показаны индексы исходного массива 23, индексы выходного массива 24, операции умножени на 1 25, различные итерации 26 графа. Устройство реализует, например, алгоритм БПФ (см. фиг. 2) в поспедовательвости , изображенной на фиг. 3. Така последовательность вычисле щ характеризуетс тем, что в процесс вычислени вт гиваютс чейки операндов нам ти последовательно, причем до включени в вычисление новьк двух операндов все вычислени идут с операндами , которые уже участвовали в Быччслении на предьщущих этапах. Кроме того, номер константь всегда соответствует номеру первого операнда в двухточечном преобразовании Фурье первой итерации. Из сказанного можно сделать вывод: вместе с исходными данными в пам ть нужно записывать и константы . Это всегда можно сделать, так как исходные операнды имеют меньщую разр дность , нежели разр дна сетка промежуточных вычислений. Так, например, реальным вл етс -хранение вместе с операндами с номерами 1 i т одной константы с номером 1 в последних четырех .разр дах каждого числа (мнимого и действительного). При шестнадцатиразр дной сетке 12 разр дов занимает исходна информаци , что вполне достаточно . Такое хранение констант позвол ет формировать очередную константу по мере вовлечени новых исходных данных в вычислительный .процесс путем вьщвпе- ни четырех последних разр дов в каждом новом операнде. С очередной константой провод тс вычислени , которые не требуют участи чеек с операндами, в которых содержатс последующее константы , поэтому промежуточные результаты вычислений не стирают последующие константы до того времени, когда они будут изъ ты. Дл обработки нового массива данньк требуетс заново ввести константы. Устройство работает следующим образом . Ввод и вывод информации из устройства провод тс одновременно по аходам 17 вводитс новый исходный массив, по выходам 15, 16 вьшодитс результат . В процессе ввода новой информации из последних двух операндов константы вьщел ютс сразу, кактс ькоэти операнды записьшаютс во входной регистр 13, последние разр ды подаютс в сдвиговый регистр. После окончани записи исходного массива в сдвиговом регистре хранитс половина разр дов KOHCTaHiibi. Процесс вычислени начинаетс с выработки в адресном блоке 12 данных адресов двух первых операвдов, которые последовательно выбираютс в выходной регистр In addition, the known device contains a unit for storing constants to which Tfed are requirements both in terms of the amount of stored memory and in the sampling time. The known device has a complex scheme. The aim of the invention is to simplify the device. The purpose of the invention is achieved by the fact that in the proposed device the shift register and the second multiplication unit, the first and second groups of inputs of the shift register are connected respectively to the third output output register group and the second group of input registers. The control input of the shift register 4 is connected to the corresponding output of the control unit, the output of the shift register is connected to the input of the register of the storage of the composite numbers. The first group of outputs of the first multiplication unit is connected via the second multiplication unit to the third group of inputs of the input register, the fourth group of inputs of which and the second group of outputs of the first multiplication unit are connected. to the second group of device outputs. FIG. 1 shows a block diagram of the device; in fig. 2 shows the graph of the FFT algorithm; FIG. 3 - Diagram of the implementation of the FFT algorithm graph. The device (Fig. 1) contains a shift 1 and output 2 registers, a memory block 3, a register 4 for storing complex numbers, intermediate registers 5-8, a first multiplication unit 9, an adder-subtractor 1О, a second unit that is much more than 11, an address block 12 , input register 13, control unit 14, first and second groups of outputs 15, 16, group of inputs 17, control outputs 1822 of the control unit. The graph of the FFT algorithm (Fig. 2) is primed for the initial array with a length of 16 values. FIG. 2, in particular, shows the indices of the original array 23, the indices of the output array 24, the operations of multiplying by 1 25, various iterations of the 26th graph. The device implements, for example, an FFT algorithm (see FIG. 2) in the view shown in FIG. 3. Such a sequence of calculations is characterized by the fact that the operand cells are drawn into the calculation process sequentially, and before the two operands are included in the calculation of the new operands, all calculations are performed with operands that have already participated in the Batching at the preceding stages. In addition, the constant number always corresponds to the number of the first operand in the two-point Fourier transform of the first iteration. From the above we can conclude: along with the initial data, constants must be written to the memory. This can always be done, since the source operands are smaller than the bit of the intermediate computation grid. So, for example, it is real to store along with the operands numbered 1t t of one constant numbered 1 in the last four digits of each number (imaginary and real). With a sixteen bit grid of 12 bits, the original information is occupied, which is quite enough. Such storage of constants makes it possible to form the next constant as new source data is involved in the computational process by means of the last four bits in each new operand. Computations that do not require the participation of cells with operands containing the subsequent constants are performed with the next constant, therefore intermediate results of the calculations do not erase the subsequent constants until they are deleted. To process a new array of danks, it is necessary to re-enter the constants. The device works as follows. The input and output of information from the device is carried out simultaneously. On drives 17, a new initial array is entered, and the output is output on outputs 15, 16. In the process of entering new information from the last two operands, the constants are allocated immediately, as these operands are written into the input register 13, the last bits are fed to the shift register. After the recording of the original array is completed, half of the KOHCTaHiibi bits are stored in the shift register. The calculation process begins with the generation in address unit 12 of the address data of the first two operands, which are sequentially selected in the output register
2. Управл ющие сигналы по выходам 21 и 18 организуют соответственно запись последнах разр дов в сдвиговый регистр и непропускание последни-Х разр дов в промежугочные регистры 5 и 6. После прин ти последних разр дов первого операнда по выходу 21 передаетс сигнал сдвига на требуемое число разр дов , последние разр ды второго операнда Заканчивают формирование константы в сдвиговом регистра, и ока передаетс в регистр 4 хранени комплексны чисел, откуда она поступает в блок умно жени 9 {комплексньрс чисел). К моменту прин ти два операнда (комплексные числа), записанные в промежуточных регистрах 5 и 6, попадают в сумматор-вы татель 10, где осуществл етс сложение комплексных чисбл, результат операции передаетс через регистр 7 в блок 9, гд умножаетс на сформированную константу . Во врем умножени комплексные числа, записанные в регистрах 5 и 6, в сумматоре-вычитателе 10 вычитаютс , результат записываетс в промежуточный регистр 8, далее передаетс во входной регистр 13 и по адресу адресного блока (данных) 12 записьшаетс в блок пам ти 2. The control signals at outputs 21 and 18 organize, respectively, the last bits in the shift register and the last X bits not sent to the intermediate registers 5 and 6. After the last bits of the first operand are received, the shift signal is transmitted to the required number on output 21 bits, last bits of the second operand Ends the formation of a constant in the shift register, and the eye is transmitted to the storage register 4 of complex numbers, from where it enters the smart block 9 {complexnumber of numbers). By the moment of reception, two operands (complex numbers) recorded in intermediate registers 5 and 6 fall into the accumulator 10, where the complex numbers are added, the result of the operation is transmitted through the register 7 to block 9, dd multiplied by the generated constant. During multiplication, the complex numbers recorded in registers 5 and 6 are subtracted in adder-subtractor 10, the result is written to intermediate register 8, then transmitted to input register 13, and at the address of the address block (data) 12 is written to memory block
3. Далее результат умножени записьшаетс во входной регистр 13, а зате в блок пам ти устройства. На этом первый шаг алгоритма БПФ заканчиваетс . Последовательность опера ции, описанна здесь, относитс к шагу с константой 1 . После всех операций с этой константой провод тс операции с константами, номера которых д- В этом случае используютс те же константы , что и на предьщущи-х шагах, однако результат дополнительно умножаетс на мнимое число / j -трГ / (в блоке 11 умножени . Функции этого блока свод тс к перекоммутации вьсхода блока умножени и смене знака; допустим, выход блока 9 умножени /а- Ь|, выход блока 11 умножени на мнимое число /-Ь JCI /, что делаетс перекоммутацией информационных шин и сменой знака у мнимой части в комплексного числа. Введение блока 1J. позвол ет хранить вдвое меньшее число констант и использовать свойство констант; /.2K(i-5). р(-з .e..p((-if).pe|) Необходимость дополнительного умножени на j в данном выражении учитываетс блокомумножени на мнимое число. Управл ющие сигналы, передаваемые по выходам 19 и 20, соот- ветственно слуксгг: первый - дл передачи последних разр дов при вводе двух последних операндов в сдвиговом регистре и дл подключени в различные моменты временной диаграммы необходимых входов к аходному рогист- ру (выборки) J второй - дл передачи сигналов записи в регистр хранени комплексных чисел из сдвигового регистра подготовленной новой константы. Описанна последовательность работы различных частей устройства выполн етс во всах режимах, причем в процессе выполнени шагов второй и следующих итераций, когда выделени констант не происходит, сигналы по выходу 21 блокируют запись в сдвиговый регистр информации, а сигналы по выходу 18 открывают последние разр ды промежуточных регистров дл приема информации их выходного регистра (выборки). Предложенное устройство при прин той организации вычислительного процесса работает без блоков долговременной пам ти, наличие которых требует соответственно собственного адресного блока констант. В результате сокращаетс оборудование устройства и увеличивает с его надежность. Преимущества предложенного устройства про вл ютс при многоканальной обработке информации, когда используетс много устройства дл реализации БПФ. В этом случае достаточно на все устройства иметь один источник констант, из которого эти константы передаютс в каждое из устройств дл реализации БПФ. Формула изобретени Устройство дл реализации быстрого преобразовани Фурье, содернсашее блок управлени , выходы которого подключены сосугветственно к управл ющим входам входного регистра, первого и второго промежуточных регистров, регистра хранени комплексных чисел, адресного блока, выход которого через блок пам ти .подключен ко аходу выходного регистра , перва и втора группы вькодов которого соответственно через парный и второй промежуточные регистры соединены со входами сумматора-вычитател , перва группа выходов которого через третий промежуточный регистр соединена с первой группой аходов первого блока умножени , втора группа выходов сумгматора-вычитатвп через четвертый промежуточный регистр соединена с первой группой входов входно1о регистра не первой группой выходов устройства, втора группа входов входного регистра вл етс группой входов устройства, выход регистра хранени комплексных чисел соединен со второй группой входов первого блока умножени , перва группа выходов входного регистра соединена с информационными в.-,одами блока -пам ти, отличающеес тем, что, с целью упрощени устройства, оно содержит сдвиговый регистр и второй блок умножени , причем перва и втора группы входов сдвигового регистра1 подкл чены соответственно k третьей группе , вькодов выходного регистра и второй 7 7 группе выходов входного регистра, управл ющий вход сдвигового регистра соединен с соответствующим вьрсодом блока управлени , выход сдвигового регистра соединен со входом регистра хранени Комплексных чисел, перва группа выходов первого блока умножени через второй блок умножени подключена к третьей группе входов входного регистра, четверта группа входов которого и втора rspynna выходов первого блока умножени подключены ко второй группе выходов устройства. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство CCXiP № 421994, кл. Q06 F; 15/34, 1974. 2,Зарубежна электроника, 1973, № 2, с. 45 (прототип). 1 -н Z r-/fi 7 1Г1--ГГ .--2i 1111 j-jll 1Г/ХХЧг : 2.2 m ХУ v . хул - W // Ч 3. Next, the result of the multiplication is written to the input register 13, and then to the memory block of the device. This completes the first step of the FFT algorithm. The sequence of operations described here refers to a step with a constant of 1. After all operations with this constant, operations are performed with constants, the numbers of which are e. In this case, the same constants are used as in the previous steps, but the result is additionally multiplied by the imaginary number of / j -trG / (in block 11 multiplication. The functions of this block are reduced to re-switching the upsurge of the multiplication unit and changing the sign; suppose, the output of the multiplication unit 9 / a b b | in a complex number. Introduction block 1J. it allows you to store half the number of constants and use the property of constants; /.2K (i-5). p (-z .e..p ((- if) .pe |) The need for an additional multiplication by j in this expression is taken into account by the unit multiplying by imaginary number. The control signals transmitted on outputs 19 and 20, respectively, are sluggish: the first is for transmitting the last bits when entering the last two operands in the shift register and for connecting the timing diagram of the required inputs to the output roster at various points in time ( sampling) J second - for transmitting recording signals to the register storing complex numbers from a shift register of a prepared new constant. The described sequence of operation of various parts of the device is performed in all modes, and in the process of performing the steps of the second and subsequent iterations, when the constants are not allocated, the signals at output 21 block writing to the information shift register, and the signals at output 18 open the last bits of intermediate registers to receive information from their output register (sample). Given the organization of the computational process, the proposed device works without blocks of long-term memory, the presence of which requires its own address block of constants, respectively. As a result, the equipment of the device is reduced and its reliability increases. The advantages of the proposed device are manifested in multichannel information processing, when many devices are used to implement the FFT. In this case, it is sufficient for all devices to have one source of constants, from which these constants are transmitted to each of the devices to implement the FFT. The invention The device for implementing fast Fourier transform, containing a control unit, the outputs of which are connected respectively to the control inputs of the input register, the first and second intermediate registers, the register of storing complex numbers, the address block, the output of which is connected through the memory block to the output register register , the first and second groups of codes, respectively, through the pair and second intermediate registers are connected to the inputs of the adder-subtractor, the first group of outputs of which h Through the third intermediate register connected to the first group of inputs of the first multiplication unit, the second group of outputs of the sumgmator-read out through the fourth intermediate register connected to the first group of inputs of the input register is not the first group of outputs of the device, the second group of inputs of the input register is a group of inputs of the device, the output of the storage register complex numbers are connected to the second group of inputs of the first multiplication unit, the first group of outputs of the input register is connected to the informational in .-, ods of the block -pam, about It is different in that, in order to simplify the device, it contains a shift register and a second multiplication unit, the first and second groups of inputs of the shift register 1 are connected, respectively, to the third group, the output register registers, and the second 7 7 output register group, the control input of the shift the register is connected to the corresponding version of the control unit, the output of the shift register is connected to the input of the register of storage of the Complex numbers, the first group of outputs of the first multiplication unit is through the second multiplying unit for the third group of inputs of input register, whose fourth input group and a second multiplying unit rspynna first output connected to the second group of output devices. Sources of information taken into account in the examination 1. Copyright certificate CCXiP № 421994, cl. Q06 F; 15/34, 1974. 2, Zarubezhna electronics, 1973, No. 2, p. 45 (prototype). 1 -n Z r- / fi 7 1Г1 - GG .-- 2i 1111 j-jll 1Г / ХХЧг: 2.2 m ХУ v. Hul - W // H