Изс(брегение относитс к области вьпшслительной техники, в частности, к оперативным запоминающим устройствам (ОЗУ) цифровых вьгчислительных машин (ЦВМ). Известно ОЗУ на магге-ггиых сердечниках с пр моугольной петлей гистерезиса с двум сердечниками на бит информашш, содержаидее накопитель, состо щий из информационных и нормирующих сердечников, объедине1шых контуром св зи, разр дные шинь1, адресные шины, дешифратор адреса, усилители считывани , входа которых соединены с выходами накопител (1. Недостатком известного устройства вл етс увеличение времени переключени сердечников запоминающего элемента накопител при записи, что увеличивает в целом цикл обращени . Наиболее -близким по технической сущности к данному изобретению вл етс ОЗУ, содержащ накопитель на информационных ферритовых сердечниках, блок усилителей .считывани , входы которого соединены с соответствующими выходами накопител , блок формирователей разр дны токов, выходы которого соединены с соответству ющими входами накопител , числовые .шины. дешифратор адреса и разделительные злементы на диодах, первые из которых катодом соединены с первыми выходами адресного деишфратора, а анодами - с одними концами соответствующих числовых шин, вторые диоды - анодом соединены со вторыми выходами адресного дешифратора, другие концы числовых шин подключены к соответствующим третьим выходам адресного дешифратора 2. Недостатком известного устройства вл етс низка надежность из-за налиш контура св зи на каждый бит информации, так как в этом случае при записи информации сказываетс магнитна предыстори сердечников, что в свою очередь приводит к увеличению времени переключени сердечников при записи, т.е. к увеличению време ни обращени и к увеличению потребл емой мощности. Цель изобретени - повышение надежности работы устройства. Дл достажени поставленной цели устройство содержит нормирующие злементы по ис.ту числовых шин, каждый из которых состот из нормирующего сердечника с двум обмотками и дополнительного-диода, при этом катод каждого дополнительного диода соединен с катодом соответствующего первого диода, а анод - через первую обмотку каждого нормирующего сердечника с соответствующим третьим выходом адресного дешифратора, втора обмотка каждого нормир ющего сердечника соединена одним концом с катодом соответствующего второго диода, а другим - с анодом соответствующего iraepBorp диода. Схема предлагаемого ОЗУ представлена на чертеже. ОЗУ содержит накопитель 1, имеющий инфор мационные сердечники 2, прошитые N-числовыми 3 и т-разр дными 4 щинами, нормирующие сердечники 5 с обмотками 6 и 7, дополнительные диоды 8, дешифратор адреса 9, соответствен но первые и вторые разделительные диоды 10 и 11, блок формирователей разр дных токов 12, блок усилителей считывани 13. Работа предлагаемого ОЗУ заключаетс в следующем . При записи информации в накопитель 1 дешиф ратор адреса 9 выбирает соответствующую число вую шину 3 и ток записи Jaan- распредел етс между выбранной числовой шиной 3 и подключенным к ней нормирующим элементом, состо щим из нормирующего сердечника 5 и дополнительного диода 8. При зтом переключаютс информационные сердешики 2 накопител 1 и нор мирующий сердечник 5, причем приращение магнитного потока в нормир)Чощем сердечнике 5 Д Фк и суммарное приращение потока в информационных сердешиках 2 накопител 1 опредедаетс как Д Фр Д Фк- к-2тДФи, где WK число витков первой обмотки 6 нормирующего еердечника 5; ДФр - величина разностного потока , чис товой шины 3 и нормирующего сердечника 5 с дополнительным диодом 8. При достаточно большом количестве разр дов m справедливо выражение ДФ, - W « 2тДФи Исход мз этого, число витков в нормирующе сердечнике 5 выбираетс так, чтобы при полно.м переключении информациош ых сердечников 2 накопител 1 вьшолн лось условие 2ФЧК .. к .2Фчи 4ктФчи, где и 2Ф1Щ - потоки полного переключени соотвественно нормирующего и информационных сердечников, а К - коэффициент, определ ющий положение рабочей точки на кривой переключени информационного сердечника. Таким образом получаетс нормт-фование при ращени потока информационного сердечника 2 потоком полного переключени нормирующего сердечшска 5. После окончани тока записи происходит быстрое рассеивание упругого магнитного потока , запасенного в нормирующем сердечнике и шсловой шине на обратном соп}Х)тивлении дополнительного 8 и разделительного 10 диодов, включенных встречно дл паразитного контура тока. При считывании информации из накопител 1 в числовую шину 3 подаетс импульс адресного тока считывани Jc4. пол рность которого противоположна пол рности адресного тока записи. В цепь этого тока включена также втора обмотка 7 нормирующего сердечника 5, по которой этот сердечник переключаетс током считывагш в исходное состо ние. Переключение как информационных сердечников, так и нормирующего происход1П на холостом ходу, так как обмотка 6 нормирующего сердечника 5 отключена от чис10ВОЙ шины 3 через дополнительный диод 8. Все информационные и нормирующие сердечники переключаютс в исходное состо ние полностью (при достаточной дл полного переключени амплжуде и длительности сч) независимо от соотношени между временами переключени при считывании записи. После окончани считывани поток, запасенный в индуктивност х контура св зи, быстро рассеиваетс на обратньк сопротивлени х диодов 8 и 10. Предложенное ОЗУ имеет следующие преимущества: наличие общего контура на каждое число уменьшает количество паек и, тем, самым, повышает надежность накопител ЗУ, повышает его технологичность (накопитель ЗУ в зтом случае - пр моугольное поле сердечников с 2-х координатной прошивкой) ; использование одного нормирующего сердечника на каждое число приводит к уменьшению объема накопител ; использование многовитковой обмотки нормирующего сердечника приводит к уменьшению потребл емой мощности (например, дл частотного случа , , мощность на переключение информационных сердечников в предлагаемом ОЗУ в 2,7 раза меньше, чем в протои те ); искусственное увеличение цикла, вызванное в прототипе необходимостью увеличени времени переключени при записи дн уменьшени вли ни магнитной предыстории из-за недосчитывани , в предлагаемом ОЗУ не требуетс , так как при считывании контур св зи оказываетс разомкнут обратным сопротивлением диода нормирующей цепи; . ограничение частоты обращени по одному адресу из-за ненулевого интеграла потока, запасенного в контуре св зи, имеющем большую посто нную времени, в предлагаемом ОЗУ отсутствует, так как посто нна времени контура св зи дл паразитного контурного тока пренебрежимо мала; запасенный в И1ад ктивности контура св зи поток рассеиваетс на обратOutcrop (bregation refers to the field of advanced hardware, in particular, to the operational storage devices (RAM) of digital computers). MAGG cores with a two-core hysteresis loop are known per bit information of information and normalizing cores connected by a communication circuit, bit bus 1, address buses, address decoder, read amplifiers, whose inputs are connected to drive outputs (1. A disadvantage of the known device is an increase in the switching time of the cores of the storage element of the storage unit during recording, which increases the overall circulation cycle. The closest in technical essence to this invention is RAM, which contains a drive on information ferrite cores, a read amplifier unit, the inputs of which are connected to the corresponding outputs of the storage drive, the block of current formers, the outputs of which are connected to the corresponding inputs of the accumulator, numerical buses. the address decoder and separation elements on the diodes, the first of which are connected to the first outputs of the address de-diffractor by the cathode and the anodes to one ends of the corresponding number lines, the second diodes are connected to the second outputs of the address decoder by the anode, decoder 2. A disadvantage of the known device is low reliability due to an excessive communication circuit for each bit of information, since in this case a magnet affects the recording of information to the history of the cores, which in turn leads to an increase in the switching time of the cores during recording, i.e. an increase in circulation time and an increase in power consumption. The purpose of the invention is to increase the reliability of the device. To reach the goal, the device contains normalizing elements for numerical tires, each of which consists of a normalizing core with two windings and an additional diode, with the cathode of each additional diode connected to the cathode of the corresponding first diode, and the anode through the first winding of each the normalizing core with the corresponding third output of the address decoder, the second winding of each normalizing core is connected at one end to the cathode of the corresponding second diode, and the other to the anode Ohm corresponding iraepBorp diode. The scheme of the proposed RAM is shown in the drawing. The RAM contains drive 1, having information cores 2, stitched with N-number 3 and t-bit 4 women, normalizing cores 5 with windings 6 and 7, additional diodes 8, address decoder 9, respectively, the first and second separation diodes 10 and 11, a block of shapers of discharge currents 12, a block of read amplifiers 13. The operation of the proposed RAM is as follows. When writing information to the drive 1, the address decoder 9 selects the corresponding numeric bus 3 and the write current Jaan- is distributed between the selected numeric bus 3 and the normalizing element connected to it, consisting of the normalizing core 5 and the additional diode 8. This switches the information hearts 2 drive 1 and a normal core 5, the magnetic flux increment in normir) The 5 D FC core and the total flux increment in information serdes 2 drive 1 is defined as D Fr FCkk-2dDFi, where WK the number of turns of the first winding 6 of the normalizing core 5; FDF is the magnitude of the differential flow, the reference bus 3 and the normalizing core 5 with an additional diode 8. If there is a sufficiently large number of bits m, the expression DF is valid, W 2 2TDPi Outgoing, the number of turns in the normalizing core 5 is chosen so that when fully .m switching information cores 2 accumulator 1 the condition 2FCHK was fulfilled .. k.2Fci 4ktFci, where and 2F1SCh are the full switching flows of the normalizing and informational cores respectively, and K is the coefficient determining the position of the operating point on the curve switched Information core. In this way, the normalization of the flow of the information core 2 by the full switching flow of the normalizing core 5 is obtained. After the write current ends, the elastic magnetic flux stored in the normalizing core and busbar on the opposite side of the additional 8 and separation 10 diodes included counter to the parasitic current loop. When reading information from accumulator 1, a pulse of address reading current Jc4 is applied to the wordline 3. the polarity of which is opposite to the polarity of the write current address. A second winding 7 of the normalizing core 5 is also connected to the circuit of this current, through which this core is switched by the current of the readout to the initial state. Switching both information cores and normalizing occurs at idle, since the winding 6 of the normalizing core 5 is disconnected from the numeric bus 3 through an additional diode 8. All information and normalization cores switch to the initial state completely (with enough amplitude and duration for full switching m) regardless of the ratio between the switching times when reading a record. After the end of the readout, the flux stored in the inductors of the communication circuit is quickly dissipated into the reverse resistance of diodes 8 and 10. The proposed RAM has the following advantages: the presence of a common circuit for each number reduces the number of rations and, enhances its manufacturability (in this case the storage drive of the memory is a rectangular field of cores with 2-axis firmware); the use of one normalizing core for each number leads to a decrease in the volume of the accumulator; the use of a multi-turn winding of a normalizing core leads to a decrease in power consumption (for example, for the frequency case, the switching power of the information cores in the proposed RAM is 2.7 times less than in the prototype); artificially increasing the cycle, caused in the prototype by the need to increase the switching time when recording the day to reduce the effect of magnetic history due to the misreading, is not required in the proposed RAM, since when reading the communication circuit appears open reverse resistance of the normalizing diode; . limiting the frequency of access to a single address due to a non-zero integral of the flux stored in a communication loop having a large time constant is not available in the proposed RAM, since the time constant of the communication loop for a parasitic loop current is negligible; the flow stored in the communication circuit is dissipated in reverse