SU656192A1 - Формирователь импульсов - Google Patents
Формирователь импульсовInfo
- Publication number
- SU656192A1 SU656192A1 SU752300940A SU2300940A SU656192A1 SU 656192 A1 SU656192 A1 SU 656192A1 SU 752300940 A SU752300940 A SU 752300940A SU 2300940 A SU2300940 A SU 2300940A SU 656192 A1 SU656192 A1 SU 656192A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- transistors
- input
- resistor
- collector
- Prior art date
Links
Landscapes
- Static Random-Access Memory (AREA)
Description
Изобретение относитс к автоматике и вычислительной технике и предназначено дл нодачи тока в нагрузку при одном определенном сочетании логических сигналов на входах и обеспечени регулируемого потенциала на выходе дл всех остальных комбинаций логических сигналов на входе. Оно может быть, в частности , использовано дл выбора строки в матрице пам ти ОЗУ и установлени потенциала хранени дл чеек матрицы.
Известен формирователь импульсов, в котором вход соединен с эмиттером входного транзистора, база которого через резистор подключена к положительному полюсу источника питани , а коллектор соединен с базой переключающего транзистора . Коллектор переключающего тра№зистора через резистор св зан с нагрузкой и эмиттером повторительного транзистора . Эмиттер переключающего транзистора соединен с базой управл ющего транзистора и через резистор - с его эмиттером, с отрицательным полюсом ис-
точника питани и с нагрузкой. Коллектор управл ющего транзистора св зан с базой повторительного транзистора, с коллектором ускор ющего транзистора и через резистор - с положительным полюсом источника питани . Коллектор повторительного транзистора соединен с базой ускор ющего транзистора, эмиттер которого подключен к положительному полюсу источника питани ij.
Недостатком данного формировател вл етс относительна сложность построени и, как следствие, пониженна надежность и невысока степень интеграции его в интегральном исполнении.
Наиболее близким к данному изобретению вл етс двухвходовый формирователь импульсов, содержащий переключающий транзистор, управл ющий и повторительный транзисторы, соединенные таким образом, что эмиттер переключающего транзистора соединен с бадой управл ющего транзистора и через резистор - с его эмиттером, коллектор управл ющего тра зистора подключен к базе повторитепьного транзистора и через резистор к положительному полюсу источника питани , в то врем как коллектор переключающего транзистора св зан с эмиттером повторительного транзистора . Недостатком формировател вл ютс относительно низкое быстродействие и /.ала нагрузочна способность. Целью изобретени вл етс повышен быстродействи формировател и увеличе ние его нагрузочной способности. Поставленна цель достигаетс тем, что в формирователь импульсов, содержа щий N . входных цепей, два транзистора разной проводимости в тиристорном вклю чении и два резистора, введена N - 1 пара транзисторов разной проводимости в тиристорном включении, пр1гчем входы формировател подключены к соединению коллектора р-п-р транзистора с базой П-р-п транзистора,, коллекторы fi-p-fi и баз р-П-р транзисторов соединены вместе, эмита еры п-р-п транзисторов подключены к шине нулевого потенциала, а эмиттеры р-п-р транзисторов объединены и через первый резистор подключены к выходу -формировател , который через второй резистор соединен с шиной питани . Формирователь импульсов показан на чертежах. На фиг 1 изображен двухвходовый двухканапьный формирователь; на фиг. 2 отдельный sneivfeHx; на фиг. 3 - формиро ватель Импульсов дл выборки строки в матрице пам ти ШУ, содержащий N вход ньгх цепей; на фиг. 4 - временные пиагрйммы прохождени импульсных сигналов на входах и выходе устройства. Элемент, изображенный на фиг. 2, содержитп-р-п переключающий транзистор ир-л-р инжектирующий транзистор. Вход формировател подключен к объединению базы переключающего и коллектора инжектирующего транзисторов, база инжектирующего транзистора - к коллектору переключающего, эмиттер кочхэрого соединен с общей шиной. Пвухвходовый двухканальный формирователь может осуществл ть выборку строки в матрице пам ти ОЗУ на 256 бит (организаци матрицы 16 строк X 16 разр дов). Дл выборки строки в матрице пам ти :На 1О24 бит (организаци матрицы 32 стр ки х 32 разр да) к двухканальному фо1 мирователю подключаетс еще один элемент (канал), показаннъ1й на фиг. 2. В результате получаетс трехвходовый трехканальный формирователь. Дн выборки строки в матрице пам ти ОЗУ с более высокой организацией т{ ебуетс подключение соответствующего числа элементов (каналов), показанных на фиг. 2, Формирователь содержит в каждом канале п-р-п переключающий транзистор 1, база которого объединена с коллектором инжектирующего транзистора 2 К ним подключен вход формировател 3 , Коллектор транзистора 1 объединен с базой транзистора 2j . Эмиттер транзистора Ij подключен к общей шине. Эмиттеры транзисторов 2 j ,22 2 соединенъ и через резистор 4 подключены к выходу 5 формировател , к которому череЗ резистор 6 подключен источник питани 7, Базы транзисторов 2 и кол1 .. лекторы транзисторов объединены. Рассмотрим работу устройства на примере двухканального двухвходового формировател . Пусть ко входам 3 j, и 3 2 приложен высокий потенциал. Через переход базаэмиттер транзисторов 1 . и 1 протекает суммарный коллекторный ток инжектирующих транзисторов 2 и 2 обоих каналов и ток, текущий по соответствующему входу. Транзисторы 2, и 2 открываютс , и ток от источника питани 7 через резисторы 6 и 4, переход эмиттербаза транзисторов 2j и 2 , насыщенные транзисторы Ij и 1„ замыкаетс на общую .шину. Уровень напр жени на въкоде 5 формировател равен падению напр жени на резисторе 4, транзисторах 1j ,1 и2 . , 2. , и допускает регулирование изменением величины резистора 4. Если на вход 3 подать выссжий потенциал , а на вход 3 - низкий, то состо ние левого канала не измен етс . Ток от источника питани 7 протекает через резисторъ 6 и 4, транзисторы 1( и 2j левого канала на общую . щину. Инжектируемый транзистором 2 правого канала ток замыкаетс на общую шину через открытую низким потенциалом входную цепь по входу 3 . На выходе 5 устройства устанавливаетс уровень напр51жени за счет тока, протекающего через о-герытый левый канал.
Состо ние выбора, при котором ток протекает в нагрузку, соответствует низкому уровню потенциалов на входах 31 и 3j, . Ток, инжектируемый транзисторами 2j левого и 2, правого каналов, замыкаетс через входы 3| и 32 на общую шину. Низкий коэффиш1ент усилени транзисторов 2j и 2 ограничивает ток, протекающий по цепи: резистор 4, транзисторы 2j и 2, и входы 3 , 3 на общую шину. Основной ток от источника питани 7 через резистор 6 протекает к нагрузке, подключенной к выходу .
Следовательно, только определенна комбинаци входнь1х сигналов {логически О на входах 3 ;j и 3j ) устройства обеспечивает передачу тока в нагрузку. Остальные сочетани входных сигналов определ ют по вление на выходе устройства напр жени , соответствующего потенциалу хранени в чейках пам ти.
Таким образом, чтобы обеспечить протекание тока в нагрузку, необходимо лишь запереть транзисторы 1 ,1, ... 1 формировател . Так существенно повыщаетс быстродействие устройства.
Устройство может быть использовано йе только как формирователь, но и как источник напр жени хранени дл чеек пам ти матрицы, что расшир ет его функциональные возможности.
Интегральное испопнение устройства на и п-р-п транзисторах с совмещенными област ми позвол ет умень щить число элементов, межсоединений и количество контактных соединений, что способствует повышению надежности устройства . Выполнение активных элементов устройства в общей изолированной области приводит к повышению степени его интеграции на кристалле.
Использование резисторов в выходной цепи определ ет щирокий диапазон, нагрузочных токов формировател .
Claims (2)
1.Шагурин И. И. Транзисторно-транзисторные логические схемы, М Совврское радио, 1974, с. 42, рис. 1, 29а.
2.Авторское свидетельство СССР № 496885, кл. Н 03 К 5/О2.
Риг }
.2
тХГ Vf . . ,
: --Г//
;.;/.//
656192
л/
/ //
t
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU752300940A SU656192A1 (ru) | 1975-12-22 | 1975-12-22 | Формирователь импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU752300940A SU656192A1 (ru) | 1975-12-22 | 1975-12-22 | Формирователь импульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU656192A1 true SU656192A1 (ru) | 1979-04-05 |
Family
ID=20641153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU752300940A SU656192A1 (ru) | 1975-12-22 | 1975-12-22 | Формирователь импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU656192A1 (ru) |
-
1975
- 1975-12-22 SU SU752300940A patent/SU656192A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3521242A (en) | Complementary transistor write and ndro for memory cell | |
US3284782A (en) | Memory storage system | |
GB2156616A (en) | A semiconductor integrated circuit | |
US3439185A (en) | Logic circuits employing field-effect transistors | |
US4608672A (en) | Semiconductor memory | |
US3973246A (en) | Sense-write circuit for bipolar integrated circuit ram | |
US3639787A (en) | Integrated buffer circuits for coupling low-output impedance driver to high-input impedance load | |
US3449594A (en) | Logic circuits employing complementary pairs of field-effect transistors | |
US3914628A (en) | T-T-L driver circuitry | |
SU656192A1 (ru) | Формирователь импульсов | |
US4636990A (en) | Three state select circuit for use in a data processing system or the like | |
JPS6331879B2 (ru) | ||
US3612911A (en) | Asynchronous rs sweep stage in ecl technique | |
US3430071A (en) | Logic circuit | |
US4857772A (en) | BIPMOS decoder circuit | |
EP0090186B1 (en) | Complementary logic circuit | |
US4658253A (en) | Internally synchronous matrix structure for use in externally asynchronous programmable devices | |
GB1195272A (en) | Active Element Memory | |
US3443122A (en) | Gating circuit utilizing junction type field effect transistor as input driver to gate driver | |
KR920011006B1 (ko) | 반도체 집적회로 장치 | |
JP2901973B2 (ja) | 半導体集積回路装置 | |
US4138739A (en) | Schottky bipolar two-port random-access memory | |
JP2548737B2 (ja) | ドライバ回路 | |
US3248529A (en) | Full adder | |
US3601631A (en) | Binary input controlled gate circuit for analog type signals |